6 月 22 日消息，閃迪正在研發(fā)更多創(chuàng)新方案以解決存儲(chǔ)容量受限問題，例如在芯片內(nèi)部堆疊 NAND 閃存。

人工智能行業(yè)飛速發(fā)展，算力需求同步激增，各類性能瓶頸隨之暴露，這倒逼 DRAM 與 NAND 閃存廠商跳出固有思維、探索突破性技術(shù)路線。

過去，芯片廠商只需推出全新存儲(chǔ)技術(shù)就能滿足需求，彼時(shí) DRAM 是核心存儲(chǔ)器件。但如今研發(fā)成本攀升、工藝良率存在短板、芯片功耗持續(xù)走高，行業(yè)不得不轉(zhuǎn)向其他可行技術(shù)方案。高帶寬內(nèi)存（HBM）此前一直穩(wěn)步迭代，可受產(chǎn)能短缺影響，其自身也迅速演變?yōu)樾碌男阅芷款i。

HBM 還存在其他短板，單堆疊容量偏低。盡管各代 DRAM 廠商持續(xù)提升 HBM 的帶寬與單堆容量，產(chǎn)能供給始終跟不上市場需求。同時(shí) HBM 僅能放置在主芯片側(cè)邊，芯片間數(shù)據(jù)傳輸存在顯著延遲損耗。

再看 NAND 閃存，它單位存儲(chǔ)成本更低、單盤容量更大，但存儲(chǔ)介質(zhì)距離主計(jì)算芯片更遠(yuǎn)，數(shù)據(jù)傳輸速度更慢，始終無法達(dá)到 DRAM（HBM）同級別的讀寫帶寬。

為破解上述難題，閃存廠商閃迪此前公布了自家高帶寬閃存（HBF）技術(shù)方案。據(jù)悉 HBF 采用與 HBM 相似的分層架構(gòu)：將多層 NAND 閃存垂直堆疊，各層通過大量硅通孔（TSV）互連，把多組 NAND 閃存封裝整合為單一堆疊單元。目前單組 HBM 堆疊容量僅 32~64GB，而 HBF 單堆容量最高可拓展至 4TB。

該方案雖解決了容量與帶寬痛點(diǎn)，但人工智能、高性能計(jì)算（HPC）的遠(yuǎn)期算力需求仍需要更前沿的技術(shù)支撐，閃迪最新專利（專利號 US 12,430,274 B2）正是為此而生。該專利提出一種 3D 堆疊架構(gòu)：將搭載 CMOS 鍵合陣列（CBA）的 NAND 閃存存儲(chǔ)裸片堆疊在主計(jì)算裸片下方，主計(jì)算裸片可為 AI 加速器或圖形處理器（GPU）。該架構(gòu)仍在同一中介層搭載 HBM DRAM，但二者分工截然不同。

這套架構(gòu)可謂一舉兩得：HBM 負(fù)責(zé)處理低延遲、高優(yōu)先級的即時(shí)讀寫任務(wù)；而存儲(chǔ)裸片上的 NAND 閃存承擔(dān)大容量數(shù)據(jù)讀寫操作。NAND 閃存裸片與計(jì)算芯片之間采用寬通道互聯(lián)，能夠同時(shí)降低傳輸延遲、硬件成本與整體功耗。

一個(gè)完整計(jì)算核心由多核處理器與高帶寬、大容量非易失性存儲(chǔ)直連集成構(gòu)成；處理器可以是高性能圖形處理器（GPU）或人工智能處理器。非易失性存儲(chǔ)由 CMOS 鍵合陣列（CBA）存儲(chǔ)裸片組成，該裸片整合單片大容量 NAND 存儲(chǔ)層與 CMOS 邏輯電路層。集成后的處理器與 CBA 存儲(chǔ)裸片共同固定在中介層之上。計(jì)算核心還可在處理器與 CBA 存儲(chǔ)裸片的單側(cè)或多側(cè)周邊，于中介層上搭載多組高帶寬內(nèi)存（HBM）半導(dǎo)體堆疊裸片。

盡管這項(xiàng)專利技術(shù)為我們勾勒出一套能夠徹底破除存儲(chǔ)瓶頸的未來硬件架構(gòu)，但需要明確：該方案目前僅停留在專利階段。想要落地量產(chǎn)，仍需攻克諸多難題，例如整機(jī)功耗控制、單封裝同時(shí)集成 NAND 與 DRAM 帶來的制造成本等一系列工程問題。

這份專利為“計(jì)算芯片堆疊 NAND 閃存”架構(gòu)構(gòu)建了壁壘極高、經(jīng)過完整論證的技術(shù)護(hù)城河，尤其是裸片間寬通道互聯(lián)、跨裸片布線方案，行業(yè)很難復(fù)刻。不過當(dāng)前行業(yè)內(nèi)走向標(biāo)準(zhǔn)化的成熟產(chǎn)品，采用的仍是技術(shù)門檻更低、已實(shí)現(xiàn)商用的“側(cè)邊并置”方案。后續(xù)最值得關(guān)注的行業(yè)走向尚未明朗：閃迪最終能否打通專利保護(hù)的前沿架構(gòu)與當(dāng)前在售量產(chǎn)產(chǎn)品之間的技術(shù)鴻溝。對外發(fā)布的技術(shù)方案只是表面新聞，這份專利才是閃迪深層的長期戰(zhàn)略藍(lán)圖。