6月17日消息，三星電子半導體研究中心在6月14日至18日舉行的2026年超大規模集成電路研討會上發表了題為“首次演示柵極間距為42納米的3D堆疊場效應晶體管，該晶體管采用三層堆疊納米片溝道，適用于先進邏輯應用”的論文。
一、研究亮點
三星電子的這項工作在2026年超大規模集成電路（VLSI）研討會論文評審過程中獲得了8.29分（滿分10分）的優異成績，在1000多篇投稿論文中名列前茅，并榮獲最佳論文獎。它還被選為2026年VLSI技術亮點之一，并被收錄于研討會官方新聞資料包中。
隨著晶體管架構不斷發展演進——從平面晶體管到鰭式場效應晶體管（FinFET），再到后來的環柵（GAA）結構——每一代都提高了對電流控制的精確度。然而，要進一步縮小邏輯器件的尺寸，僅僅提高單個晶體管的控制精度是不夠的。同樣重要的是，要確定如何更有效地排列n型和p型晶體管。
應對這一挑戰的一個很有前景的方案是3D堆疊式場效應晶體管（3D Stacked FET）。在傳統設計中，n型和p型晶體管并排排列在平面上。相比之下，3D堆疊式場效應晶體管將這兩個晶體管垂直堆疊。這種方法能夠在相同的封裝尺寸內集成更多晶體管，為推進下一代邏輯器件的尺寸縮小開辟了一條新途徑。
△晶體管架構的演變：平面場效應晶體管 → 鰭式場效應晶體管 → 柵陣列陣列 → 三維堆疊式場效應晶體管
二、為什么要垂直堆疊？
在傳統的邏輯電路中，n型晶體管和p型晶體管并排排列在同一平面上。這種架構已成功應用數十年，并在實現當今高性能半導體器件方面發揮了關鍵作用。然而，隨著對更高晶體管密度的需求不斷增長，這種平面排列方式正面臨日益嚴峻的挑戰。
這就好比一座城市，當可用土地變得稀缺時，城市規劃者最初會縮小建筑物之間的間距，更有效地利用道路和開放空間。然而，最終，進一步的水平擴張將變得不切實際。此時，解決方案就是向上發展。高層建筑通過利用垂直空間，在同一塊土地上創造出更多可用空間。
半導體邏輯器件也面臨著類似的挑戰。將n型和p型晶體管并排排列只能達到一定的密度。通過垂直堆疊，可以在相同的芯片面積內容納更多的晶體管。
換句話說，3D堆疊式FET將晶體管的放置從二維平面擴展到了垂直維度。
GAA架構天然支持向三維集成的過渡。由于GAA器件采用可多層構建的納米片溝道，因此為垂直堆疊和控制溝道提供了技術基礎。從這個意義上講，3D堆疊FET并非與GAA截然不同的技術方向；相反，它們可以被視為GAA平臺向三維延伸的下一個演進階段。
△平面 n 型/p 型晶體管布局與垂直堆疊晶體管布局的比較
三、構建三維堆疊式場效應晶體管的三大關鍵挑戰
乍一看，3D堆疊式場效應晶體管的概念似乎很簡單?？雌饋斫鉀Q方案似乎就是將晶體管逐層堆疊起來。然而，實際上，實現這種結構需要克服幾個重大的技術挑戰。
主要面臨三大挑戰：
首先，必須確保有足夠的電流傳導路徑。
其次，必須均勻形成多個通道層，并具有較高的結晶質量。
第三，上下晶體管必須彼此電氣隔離。
本研究針對上述每一項挑戰都提出了技術解決方案。
1、拓展現有路徑：三層堆疊納米片通道
溝道是晶體管中電流流動的路徑。如果溝道寬度不足，晶體管在導通時可能無法提供所需的驅動電流，從而限制器件性能。
三維堆疊式場效應晶體管在縮小晶體管尺寸方面具有顯著優勢。然而，在縮小面積的同時，它也必須保持足夠的載流能力。
這項工作的關鍵成果之一是在n型和p型晶體管中實現了三層堆疊納米片溝道的垂直集成。通過堆疊多個納米片溝道，即使在高度緊湊的器件尺寸內也能保持有效的溝道寬度。
這表明，3D堆疊式FET不僅可以提供更高的密度，而且可以在垂直集成架構中提供足夠的電流驅動能力。
△三維堆疊式 FET 結構的橫截面視圖
2、構建高質量電流路徑：用于均勻硅晶體層的先進外延生長
溝道寬度本身并不能決定晶體管的性能。即使是較寬的電流路徑，如果存在缺陷或結構不規則，也會導致其電氣性能下降。
在多層納米片結構中，溝道質量變得更加關鍵。層間厚度、形狀或晶體質量的微小變化都可能導致電流不均勻，最終影響器件的性能和穩定性。
這種情況類似于高速公路。即使道路很寬，如果路面不平整或車道寬度在不同路段之間差異很大，交通也無法順暢通行。
同樣的原理也適用于晶體管溝道。均勻的溝道尺寸和高晶體質量對于穩定的電流傳輸至關重要。
在GAA器件中，納米片通道是通過生長薄的硅基晶體層形成的。本研究對納米片外延生長工藝進行了精確優化，從而在多層堆疊結構中實現了高度均勻且無缺陷的納米片通道。
這項成就不僅僅是簡單地堆疊溝道。它展示了在整個結構中保持溝道質量一致性的能力，為未來3D堆疊FET技術的性能和均勻性奠定了關鍵基礎。
△晶體層均勻性比較
3、分離上下晶體管：中間介質隔離（MDI）
3D堆疊式FET的另一項關鍵技術是能夠清晰地分離上層晶體管和下層晶體管。
公寓樓是一個很好的類比。雖然所有住戶都住在同一棟樓里，但每層樓之間都有天花板和地板隔開，減少了住戶之間的干擾。如果沒有這種隔斷，噪音和干擾很容易在樓層間傳播。
同樣的原理也適用于3D堆疊式場效應晶體管（FET）。由于上下晶體管彼此距離非常近，因此需要專門的隔離結構來防止不必要的電相互作用。中間介質隔離層（MDI）正是起到這種作用。
MDI 不僅僅是一個簡單的絕緣層。它作為關鍵邊界，分隔了上下晶體管，并為形成每個器件的柵極堆疊結構提供了結構參考。
N型和p型晶體管需要不同的電學特性，因此需要不同的柵極材料。在傳統的平面布局中，這些器件在制造過程中可以橫向分離。然而，在垂直堆疊結構中，這兩個器件上下排列，因此精確控制MDI的位置和厚度至關重要。
如果MDI層太薄或位置不當，上下晶體管之間可能會發生電耦合。相反，如果該層太厚或不均勻，則可能會使每個晶體管所需的柵極結構的形成變得復雜。
因此，MDI 的重要性不亞于堆疊技術本身。在 3D 堆疊式 FET 中，成功不僅取決于器件堆疊的能力，還取決于精確分離器件的能力。
△三維堆疊式 FET 結構的橫截面視圖
四、邁向更高密度的3D堆疊式場效應晶體管
這項工作的一項特別重要的成果是展示了柵極間距僅為 42 nm 的 3D 堆疊式場效應晶體管。柵極間距是指相鄰柵極之間的距離，減小該距離可以提高晶體管密度。
然而，隨著柵極間距的縮小，制造難度也越來越大。溝道、柵極、源/漏區、隔離層和接觸結構都必須在非常有限的空間內以極高的精度形成。
對于3D堆疊式場效應晶體管而言，挑戰更大。除了傳統的平面尺寸縮放之外，這些器件還需要精確的垂直堆疊和晶體管隔離。
因此，展示42納米柵間距的3D堆疊式場效應晶體管不僅僅意味著引入了一種新的晶體管架構。它還證明了3D堆疊式場效應晶體管正在發展成為下一代邏輯器件的實用技術途徑。
△3D 堆疊式 FET 晶圓橫截面（TEM）
五、展示電流控制和器件均勻性
歸根結底，晶體管的主要作用是控制電流。關斷時，漏電流必須保持在最小水平。導通時，必須有足夠的電流來支持電路工作。同樣重要的是，這些特性必須在同一晶圓上的多個器件上保持一致。
在這項研究中，研究人員展示了 42nm 柵距 3D 堆疊 FET 中 n 型和 p 型晶體管的電流控制特性。
△3D 堆疊式場效應晶體管的電流控制特性
此外，研究團隊還通過比較晶圓上多個器件的電學特性來評估器件的均勻性。均勻性是半導體制造的關鍵要求，因為實際芯片生產依賴于數百萬甚至數十億個晶體管表現出一致的性能。
六、這并非蓋爾運動協會的終結，而是其三維演進的開始
GAA代表了晶體管架構的一項重大創新，實現了對溝道更優異的靜電控制。3D堆疊式FET在此基礎上，將GAA概念擴展到了垂直維度。
邏輯技術如今面臨的挑戰已不再局限于縮小單個晶體管的尺寸。工程師們還必須解決如何更高效地排列n型和p型晶體管、如何形成高度均勻的多溝道層以及如何精確地隔離垂直堆疊的器件等問題。
通過展示 42 nm 柵極間距、三層堆疊納米片溝道、先進的外延生長工藝、中間介質隔離 (MDI) 以及經過驗證的電性能，這項工作突出了 3D 堆疊 FET 作為未來邏輯技術關鍵使能技術的技術潛力。
邏輯半導體的未來不再局限于二維平面。創新的舞臺正在擴展到三維空間。
