7月10日消息，韓國浦項工科大學（POSTECH）研究團隊近日宣布開發出一項全新的內存芯片堆疊技術，能夠在低溫低壓條件下穩定堆疊10層以上的超薄半導體芯片，其集成密度約為現有HBM（高帶寬內存）的4倍。這項突破性成果為解決AI算力基礎設施面臨的“內存墻”難題提供了重要的技術路徑。相關研究成果已發表于國際學術期刊《Results in Engineering》網絡版。

HBM作為AI加速器所需的核心組件，其性能很大程度上取決于能否將更多DRAM芯片垂直、穩定地堆疊在有限的空間內。然而，隨著DRAM芯片厚度降至十幾微米（約為頭發絲直徑的五分之一），芯片變得極其脆弱，在堆疊過程中極易發生彎曲、翹曲甚至破裂，傳統的制造方法往往在堆疊前就已對芯片造成損傷。

POSTECH機械工程系金錫（Kim Seok）教授團隊與韓國產業技術研究院（KEIT）合作，開發出了一種將兩道關鍵工序合二為一的創新工藝。該技術將可精準放置芯片的“轉移印刷”（transfer printing）技術，與在芯片轉移過程中同步完成金屬連接的“實時鍵合”（in-situ bonding）技術相結合，實現了芯片轉移、貼裝與連接的一體化。

所謂“轉移印刷”，可以理解為一種高精度的“微觀貼膜”或“樂高積木”組裝工藝。簡單來說，它就是用一塊特制的“印章”（通常由高分子聚合物制成，比如PDMS），把微米或納米級別的芯片、元器件或材料薄膜，從它們最初生長或制造的“基底”上“粘”起來，再精確地“貼”到目標基板上的指定位置。

韓國研究團隊利用該工藝，在低于180攝氏度的低溫和低于20千帕（kPa）的低壓條件下，成功將厚度約14微米的超薄硅芯片穩定堆疊了10層以上。測試結果顯示，堆疊完成后層間對位誤差較小，芯片翹曲現象也被大幅抑制。

該技術所實現的“集成密度”（即相對于總厚度的堆疊層數）達到了現有12層HBM結構的約4倍，意味著在相同物理空間內可以容納更多存儲容量，從而讓AI模型運行更快、處理更大規模任務，且無需擴大硬件規模。

POSTECH研究團隊表示，這項技術不僅可應用于AI芯片，還有望拓展至小芯片（Chiplet）封裝技術以及下一代 Micro-LED 顯示等領域，成為高性能AI半導體及下一代存儲系統研發的重要基礎技術。

值得一提的是，韓國在HBM和先進封裝領域已形成強大的產業生態。SK海力士近期展示了業界首款16層HBM4封裝，采用了其核心的MR-MUF技術，并積極推進混合鍵合等下一代封裝技術的研發與量產準備。三星電子也在考慮新建先進芯片封裝廠，并加速3D封裝技術的商用化進程，目標在2026年第二季度量產。

POSTECH的這項技術突破，與韓國半導體產業界在HBM及先進封裝領域的持續投入相互呼應，有望加速從實驗室到商業化的轉化進程。隨著AI算力需求持續爆發，對更高密度、更高性能存儲解決方案的追求，將繼續推動半導體產業鏈上下游在材料、工藝和封裝架構上的協同創新。