經(jīng)常接到工程師的電話，問所選擇的FPGA或SOC的功耗情況，有沒有典型值。其實(shí)針對功耗設(shè)計(jì)，工程師可以在設(shè)計(jì)的各個階段更加準(zhǔn)確把握，以xilinx FPGA為例：

　　1.項(xiàng)目設(shè)計(jì)初期

　　項(xiàng)目設(shè)計(jì)初期會選型，工程師根據(jù)資源、IO、硬核、IP等選擇對應(yīng)型號的FPGA。功耗部分xilinx提供了XPE表格（Xilinx PowerEsTImator），這個XPE支持zynq、目前也有各個系列的器件列表，包括最新的ultrascale + 。

　圖1.XPE的表格界面

　　這是比較容易使用的表格、圖形化，包括器件、散熱條件、PCB層數(shù)、主要IP和硬核資源的占用情況。當(dāng)然再設(shè)計(jì)的初期，工程師是很難精確把握資源占用率的。硬核和IP的占用情況比較好評估，比如是否使用DDR的MIG等。

　　2. 當(dāng)完成設(shè)計(jì)的工程版本后，ISE和vivado都支持比較準(zhǔn)確的功耗評估工具。ISE對應(yīng)的XPA小插件，在完成布局布線的bit文件后打開xilinx XPoweranalyzer ，能夠看到detail的資源報(bào)告，注意修改環(huán)境參數(shù)，需要更新power結(jié)果。

圖2.XPA的界面

　　相比ISE，vivado 的report power更加準(zhǔn)確，可以設(shè)置更多的環(huán)境條件。

圖3.vivado power setTIng

　　Vivado中針對power的圖形化分類更加準(zhǔn)確和詳細(xì)，動態(tài)功耗、靜態(tài)功耗都有清晰描述。這也是工程師降低功耗的優(yōu)化方向。

　圖4.vivado report power 結(jié)果

　　3. 上板調(diào)試階段

　　在完成工程后，很多工程師都希望實(shí)測FPGA的功耗；但實(shí)際上FPGA分為vccint、VCCO、VCCAUX等電壓，PCB板子上有很多器件，如DSP、ADC、memory等。比較難估算和測試單獨(dú)FPGA的功耗。可以通過FPGA JTAG加載前后電流變化對比動態(tài)功耗的增加情況。

　　降低和評估功耗是FPGA硬件設(shè)計(jì)的工作之一，在設(shè)計(jì)初期的預(yù)估功耗、設(shè)計(jì)后期的降低功耗都是FPGA工程師的設(shè)計(jì)挑戰(zhàn)和難點(diǎn)。這也是產(chǎn)品量產(chǎn)的關(guān)鍵因素之一，因?yàn)楣挠绊懏a(chǎn)品的穩(wěn)定性、可靠性和結(jié)構(gòu)設(shè)計(jì)等。