5月25日消息，華為公司董事、半導(dǎo)體業(yè)務(wù)部總裁何庭波署名的論文《A Time Scaling Theory for Multi-Layer Electronic Systems》，已提交至中國(guó)科學(xué)院科技論文預(yù)發(fā)布平臺(tái)，詳細(xì)介紹了韜(τ)定律。

韜定律是自登納德縮放定律以來，首個(gè)在整個(gè)計(jì)算棧建立統(tǒng)一優(yōu)化目標(biāo)的縮放原理。

該定律不再將晶體管面積作為技術(shù)進(jìn)步的核心衡量指標(biāo)，而是將“時(shí)間”作為核心，采用單一特征時(shí)間常數(shù)τ作為統(tǒng)一優(yōu)化目標(biāo)，覆蓋從單個(gè)開關(guān)晶體管到數(shù)據(jù)中心工作負(fù)載、跨越十二個(gè)數(shù)量級(jí)的整個(gè)計(jì)算體系。

論文展示了兩個(gè)量產(chǎn)級(jí)別驗(yàn)證案例，移動(dòng)SoC方面，邏輯折疊技術(shù)在相同器件節(jié)點(diǎn)下實(shí)現(xiàn)了晶體管密度55%的階躍式提升，以及41%的能效增益，這意味著不依賴制程推進(jìn)，僅靠架構(gòu)創(chuàng)新就能獲得顯著密度和能效躍升。

AI系統(tǒng)方面，由內(nèi)存語義統(tǒng)一總線架構(gòu)、近封裝Hi-ONE光學(xué)I/O以及edge-to-surface 3D折疊技術(shù)構(gòu)成的協(xié)同設(shè)計(jì)技術(shù)棧，預(yù)計(jì)到2035年將實(shí)現(xiàn)超過100倍的硬件集成度增長(zhǎng)。

到2030年前后，韜定律將從手機(jī)SoC殺入AI賽道，昇騰990將首次把邏輯折疊技術(shù)引入AI加速器領(lǐng)域。