摩爾定律面臨物理極限和經濟效益雙重挑戰，全球芯片行業迫切需要探索新的演進路線。

5月25日，電氣電子工程師學會（IEEE）在上海舉辦的國際電路與系統研討會上，華為公司發表了韜(τ)定律，提出以“時間 (τ) 縮微”替代“幾何縮微”，作為半導體與電子系統演進的新指導原則。通過邏輯折疊等創新技術，持續壓縮信號傳播時延，不斷提升晶體管密度，從而實現半導體與電子系統的持續演進。

華為公司董事、半導體業務部總裁何庭波表示，在過去六年的探索實踐中，華為公司設計并量產了381款遵循韜(τ)定律的芯片。即將于2026年秋季面世的麒麟芯片，更進一步采用了基于韜(τ)定律的邏輯折疊技術，性能有望大幅提升。華為公司預計，到2031年，基于韜(τ)定律的高端芯片晶體管密度有望達到1.4納米制程的同等水平。

具體來看，邏輯折疊等核心技術，構建了貫穿器件、電路、芯片到系統層面的多層級協同優化體系。包括但不限于優化晶體管和互連電阻及寄生電容，突破傳統平面布局的物理邊界，“軟件、架構、芯片”全棧軟硬芯協同設計，重構計算系統互聯協議等。

華為公司表示，在韜(τ)定律的路徑下，期待與全球科學家、工程師和產業伙伴緊密合作，共同推動半導體與電子產業持續發展。