5月6日，負(fù)責(zé)制定PCIe與相關(guān)標(biāo)準(zhǔn)的組織PCI-SIG發(fā)布了PCIe 8.0規(guī)格的0.5草案版本，已鎖定核心概念與主要機(jī)制，并涵蓋電氣、邏輯、兼容性與軟件等構(gòu)架層面，PCI-SIG成員也能開始進(jìn)行原型開發(fā)并提交最終提案。
根據(jù)0.5版草案規(guī)范，PCIe 8.0將維持256 GT/s傳輸速率、采用PAM4信號(hào)技術(shù)、搭配前向錯(cuò)誤修正（FEC）、使用Flit Mode編碼、導(dǎo)入提升頻寬效率的協(xié)定優(yōu)化、保持向下兼容性，并采用目前正在評(píng)價(jià)中的新型連接器技術(shù)。
PCI-SIG 的帶寬表顯示，PCIe 8.0 將 x16 鏈路的傳輸速度提升至 1TB/s，即使是 x4 鏈路也能達(dá)到 256GB/s。這對(duì)于未來的加速器、網(wǎng)卡、固態(tài)硬盤以及與 CXL 相關(guān)的平臺(tái)設(shè)計(jì)來說，意味著巨大的 I/O 帶寬。
但由于0.5版仍非最終定稿，因此部分參數(shù)與協(xié)議優(yōu)化仍可能進(jìn)一步調(diào)整。
目前AMD、英特爾、英偉達(dá)等大型硬件廠商及IP與PHY供應(yīng)商，已開始開發(fā)早期原型設(shè)計(jì)與構(gòu)架，雖然仍需預(yù)留部分規(guī)格變動(dòng)空間，但整體規(guī)格已成熟到足以正式啟動(dòng)研發(fā)工作。
此外，PCI-SIG也在持續(xù)評(píng)估新型連接器技術(shù)，意味著現(xiàn)有銅線實(shí)體層技術(shù)已逐漸逼近極限。早在PCIe 5.0與PCIe 6.0時(shí)代，信號(hào)損耗（loss budget）、串?dāng)_（crosstalk）與反射（reflection）就已成為重大挑戰(zhàn)。而到了PCIe 8.0的256 GT/s傳輸速度后，這些問題可能進(jìn)一步惡化。
在此情況下，傳統(tǒng)PCIe插槽與主板走線可能無法在可接受的功耗與延遲下維持良好信號(hào)完整性，因此PCI-SIG可能考慮重新設(shè)計(jì)PCIe插槽，如使用更高級(jí)材料與更嚴(yán)格公差或再次縮短電氣傳輸路徑，同時(shí)增加redriver數(shù)量以維持信號(hào)質(zhì)量。
由于PCI-SIG仍希望維持向下兼容，預(yù)期不會(huì)在連接器層面進(jìn)行過于激進(jìn)的大改版，而PCIe 8.0標(biāo)準(zhǔn)將于2028年完成最終正式定案（Final Ratification）。
