3月4日消息，據韓國ZDNet消息，SK海力士正在推進下一代封裝技術，用于提高HBM4的穩定性和性能。目前該項技術正處于驗證階段。
由于HBM4的I/O（輸入/輸出信號）數量翻倍至2048個，故而增加了信號干擾的風險。這種擴展雖然提升了帶寬，但也帶來了電壓等方面的挑戰。為增強穩定性，SK海力士計劃增加部分上層DRAM芯片的厚度，同時縮小DRAM層之間的間距，以防止封裝整體高度增加，同時降低向最上層供電所需的功耗，提高電源效率。
傳統上，DRAM通過研磨背面來減薄芯片厚度，以滿足HBM4 775微米的厚度要求。其風險在于，過度減薄會降低性能并增加對外部沖擊的敏感性，這使得增加芯片厚度被SK海力士提上議程。
然而更窄的間隙使得向間隙中注入模塑底部填充材料（MUF）變得更加困難，為起保護和絕緣作用，封裝過程中需均勻填充MUF以防止芯片缺陷。因此，SK海力士開發了一種新的封裝技術，旨在不大幅改變現有工藝流程或設備的前提下，縮小DRAM間距并保持穩定的良率。
報道指出，近期其內部測試已取得積極成果，且若實現商業化，這項技術不僅有望達到英偉達要求的HBM4的峰值性能，還能顯著提升下一代產品的性能。
此前有消息稱，英偉達很有可能會降低其最初提供的 HBM4 的性能要求，使其達到10Gbps的水平。半導體分析公司Semianalysis表示，英偉達最初將Rubin芯片的總帶寬目標設定為22 TB/s，但內存供應商似乎難以滿足英偉達的要求，并且“預計初始出貨量將低于此，接近20 TB/s（相當于每個HBM4引腳10 Gbps）?！?/p>
在此背景下，為追求更高市場份額，存儲大廠間已然開啟了HBM性能競賽。如三星在采用更先進1c DRAM技術的基礎上，于近期以來仍實施眾多舉措，包括但不限于增大DRAM芯片尺寸，引入全新供電架構（PDN分段技術）以降低HBM缺陷率等。
根據TrendForce集邦咨詢最新報告，隨著AI基礎建設擴張，對應的GPU需求也不斷成長，預期英偉達Rubin平臺量產后，將帶動HBM4需求。目前三大存儲器原廠的HBM4驗證程序已進展至尾聲，預計將在2026年第二季陸續完成。
從各廠商進展來看，三星憑借最佳的產品穩定性，預期將率先通過驗證，預計第二季完成后將開始逐季量產。SK海力士持續推進，且可望憑借與英偉達既有的HBM合作基礎，在供應位元分配上保持優勢。美光的驗證節奏雖然相對較緩，也預計將會在第二季完成。
