8 月 1 日消息，Alphawave Semi 公司最新研發出業界首款 3nm UCIe 芯粒（chiplet），為采用臺積電 CoWoS 封裝技術的系統級封裝（system-in-packages，SiP）實現 die-to-die 連接。
該 3 納米芯粒支持 8 Tbps / mm 的帶寬密度，采用臺積電 CoWoS 2.5D 硅中介層（silicon-interposer-based）封裝，包含物理層和控制器 IP，支持 PCIe、CXL、AXI-4、AXI-S、CXS 和 CHI 等多種協議。
Alphawave Semi 的 UCIe 子系統 IP 符合最新的 UCIe 規范 Rev 1.1，并配備了廣泛的測試和調試功能，包括 JTAG、BIST、DFT 和 Known Good Die（KGD）功能。
簡要介紹下本文中涉及的相關專有名詞：
· Die：裸晶，是以半導體材料制作而成、未經封裝的一小塊集成電路本體，該集成電路的既定功能就是在這一小片半導體上實現。
· Chiplet：芯粒是一個微型集成電路，包含明確定義的功能子集。它被設計為與單個封裝內插器上的其他小芯片結合在一起。一組芯粒可以在混合搭配“樂高式”堆疊組件中實現。
· UCIe：全稱為 Universal Chiplet Interconnect Express，譯為通用芯粒互連，是一種開放規格，適用于芯粒之間的裸晶互連與序列總線。
· CoWoS：可以分成“CoW”和“WoS”來看：“CoW（Chip-on-Wafer）”是芯片堆疊；“WoS（Wafer-on-Substrate）”則是將芯片堆疊在基板上。
系統級封裝：一種集成電路封裝的概念，是將一個系統或子系統的全部或大部分電子功能配置在集成型襯底內，而芯片以 2D、3D 的方式接合到集成型襯底的封裝方式。
