6月25日消息，高通在2026投資者日上發布了高帶寬計算（High-Bandwidth Compute，HBC）架構，將專用近內存加速器堆疊在LPDDR存儲堆棧下方，通過TSV硅通孔技術實現3D堆疊芯片設計。
這項技術主要是解決長期困擾AI行業的“存儲墻”瓶頸，將計算單元直接置于DRAM底層。
高通宣稱，在完整加速器級別，HBC可實現6倍于HBM的每瓦帶寬和200倍于SRAM的每瓦容量。
HBC選用LPDDR作為存儲介質，核心優勢在于單堆容量更大，堆棧通過TSV工藝與下方HBC加速器互連。
第一代HBC Gen1將搭載于AI 250加速器，預計2027年年中啟動商業化樣品測試。
搭載HBC Gen1的AI 250加速器單卡內存讀寫速率達133TB/s，有效帶寬是采用標準LPDDR5X的AI 200的18倍。HBC旨在實現更低單位Token能耗、更高有效存儲帶寬，同時降低系統成本。
高通同時公布了HBC技術路線圖。第二代HBC Gen2將配套AI 300加速器于2028年推出。AI 300有效內存帶寬達AI250的3倍，即AI 200的54倍，單卡每瓦內存帶寬較當前GPU提升4至8倍。
高通表示，HBC架構依托四大核心技術根基：領先的3D集成工藝、全系統級協同設計、成熟的LPDDR技術積淀、頂尖功耗優化能力。
微軟Azure已確認將部署高通的HBC芯片，HBC也成為高通Dragonfly數據中心解決方案的核心技術支柱之一。
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