基于FPGA的RISC的设计和仿真
所屬分類：参考设计
上傳者：aet
文檔大小：1792 K
標簽： FPGA
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文檔介紹：介绍了一种基于FPGA的RISC的设计方法。该方法以Altera公司的QuartusⅡ为开发平台，通过编写Verilog HDL语言完成所有模块的RTL模型的建立，并通过功能时序仿真对RISC的功能进行了验证。该方法充分发挥了QuartusⅡ软件的功能，验证了FPGA设计RISC的可行性。
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