| 数字基带预失真系统中环路延迟估计的FPGA实现 | |
| 所屬分類：参考设计 | |
| 上傳者：aet | |
| 文檔大小：480 K | |
| 標(biāo)簽： FPGA | |
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| 文檔介紹： 基于FPGA芯片Stratix II EP2S60F672C4设计实现了数字基带预失真系统中的环路延迟估计模块。该模块运用了一种环路延迟估计新方法，易于FPGA实现。同时，在信号失真的情况下也能给出正确的估计结果。Modelsim SE 6.5c的时序仿真结果和SignalTaps II的硬件调试结果验证了模块的有效性。 | |
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