| DE2_实验练习解答—lab6_Adders_Subtractors_and_Multipliers_[Veriglog]_[Digital_logic] | |
| 所屬分類：解决方案 | |
| 上傳者：hbcxzcj | |
| 文檔大小：579 K | |
| 標(biāo)簽： Altera Verilog Quartus II | |
| 所需積分：0分積分不夠怎么辦？ | |
| 文檔介紹：这部分，很简单，由2的补码表示可知，减法运算变为加法，只需要在part I加一个控制信号add_sub,并将其作为cin，当其为1时，即为减法。 | |
| 現(xiàn)在下載 | |
| VIP會(huì)員，AET專家下載不扣分；重復(fù)下載不扣分，本人上傳資源不扣分。 | |
Altera 相關(guān)資源
Copyright ? 2005-2024 華北計(jì)算機(jī)系統(tǒng)工程研究所版權(quán)所有 京ICP備10017138號(hào)-2