基帶處理信號通道是設計人員面臨的最大挑戰，但同時，它也為實現基站收發信臺的創新提供了絕佳機會。因此，目前其已然成為OEM廠商實現產品差異化的關鍵。隨著人們逐步認識到，許多針對之前2G和3G系統的技術將無法滿足3GPP LTE，即第4代無線技術的性能和延遲要求，基帶架構設計領域的競爭也開始愈演愈烈。

處理通道不僅需要比以往強大得多的處理能力，而且所有功能必須在更短的時間內完成。要想解決系統架構師所面臨的一系列挑戰，就要開發一個系統，來滿足運營商積極的投資和運營成本削減目標。圖1顯示了基帶處理系統設計面臨的主要壓力。

基于FPGA的解決方案可以滿足上述要求，同時還能避免常見的性能問題和瓶頸。很多公司正在實施類似計劃，如賽靈思最新推出的LTE上行鏈路通道解碼器和LTE下行鏈路通道編碼器LogiCORE，希望通過在單一IP解決方案中納入多種關鍵的Layer-1功能，來消除FPGA普及道路上的種種障礙。

硅技術的進步是無線通信技術能夠取得成功的關鍵，因為它可以將甚至更復雜的算法技巧從實驗室帶到實際產品中得以推廣。例如3G網絡中Turbo迭代碼糾錯技術，在10年內完成了從最初發現到商業化推廣的整個過程。創新步伐始終都在持續加快，最為引人注目的是通過各種MIMO天線技術將空間維度(spatial dimension)概念應用到無線通信網絡中。

但是，隨著4G空中接口的出現，壓力不斷增加，以至于傳統的以DSP為中心的可編程通道卡架構難以應對。FPGA和DSP之間的傳統分割遭遇了性能瓶頸，這種制約的影響很大，因為二者之間需要傳輸的數據量非常大。

那么，我們如何才能消除類似瓶頸？關鍵在于簡化Layer-1系統架構，并消除芯片間所有不必要的數據傳輸。這樣的簡化流程會引發一些與基于DSP的架構可擴展性有關的問題。設計人員需要IP、軟件和技術支持等更強大的組合，來幫助他們完成向Layer-1系統架構的轉變，在這其中，多數功能都在可編程的硬件環境中實現而非DSP。

簡化Layer-1設計

讓我們更深入分析一下將FPGA單純用作協處理器，從DSP處理器卸載Turbo解碼功能時可能發生的問題。在一個典型的LTE基帶設計(如圖2)中分析這種分區的有效性時，賽靈思的系統架構師們發現，僅僅是通過SRIO連接將數據從DSP處理器轉移到FPGA后再返回，就會占用可用延時預算中超過20%的資源。令人震驚的是，這還不是最壞的情況。如果加上使用更高調制方法(如64-QAM) 編碼、1/3碼率20MHz LTE頻段下的2個MIMO代碼字等混合數據，這一比例會迅速提升，從而使情況惡化。

一種應對辦法就是簡單地添加更大型的“管道”，部署更多高速的千兆位收發器進行數據傳輸。雖然以這種方式構建系統完全可行，但它會導致系統功耗不必要的增加，因為這種情況下需要相對比較消耗功率的高速串行連接來回傳送數據，而且橋接功能是重復的，因此需要更多硬件資源。

還有一種更為理想的較好解決方案。通過將Layer-1的大部分功能整合到FPGA中，設計人員就可以避免不必要的開銷，節省的資源可以用來提高系統吞吐量、縮短延遲，同時降低功耗。僅降低功耗這一項就可以直接轉變為系統可靠性提升、成本降低，以及運營成本的節省。

這種架構方法完全消除了對DSP的需要——當然，如果設計人員愿意的話，也可以加入DSP來執行一些低速率功能。利用這種劃分方法，FPGA實現了整個Layer-1基帶處理功能，將MAC和HARQ處理等其它較高層的功能留給了更具成本效益的通用處理器或網絡處理器——這些處理器也可以處理額外的回傳連接功能。將所有高性能、對時間要求嚴格的功能集成到單一平臺上，FPGA有效地避開了延遲和帶寬局限；同時，分區也變成了一項簡單得多的任務。

迄今為止，采用這種方法的主要障礙是對簡化流程(從設計概念到硬件)的需求。此外，對已經習慣以DSP為中心設計流程的設計人員來說，他們需要IP和開發工具的幫助才能更容易地利用FPGA的強大功能，并在其中迅速高效地開發基帶功能。

賽靈思的LTE上行鏈路通道解碼器和LTE下行鏈路通道編碼器LogiCORE，可以消除設計人員在考慮采用FPGA時的顧慮，因為它可以將多種關鍵的Layer-1功能集成到單一IP解決方案中，而這個解決方案可以通過Xilinx CORE Generator工具中的圖形用戶界面進行靈活定制。利用這種設計流程，對FPGA了解有限的工程師們就可以將精力集中于更廣泛的系統設計，從而大大減輕開發和集成的工作量。