基于FPGA的图像压缩编解码系统设计
2020年电子技术应用第12期
任 静，李菁菁，刘云飞
南京林业大学 信息科学技术学院，江苏 南京210037
摘要： 针对图像处理的实时性要求，设计了一种基于FPGA的图像压缩编解码系统。该系统包括实时图像采集、JPEG压缩以及UART传输等功能。采用Altera公司的DE系列开发板，应用Verilog HDL硬件描述语言对D5M摄像头进行配置，完成图像采集。在图像压缩模块，重点对2D-DCT变换进行改进。在基于Chen算法的基础上采用二分频信号控制器，减少了加法器的调用，实现其快速运算，进而完成图像压缩功能。在URAT传输模块，主要完成串行通信与并行通信间的转换。测试表明，图像的压缩比达到26.3:1，其均值信噪比大于40 dB，压缩后的视觉效果良好，符合设计要求。
中圖分類號： TP391
文獻(xiàn)標(biāo)識碼： A
DOI：10.16157/j.issn.0258-7998.200532
中文引用格式： 任靜，李菁菁，劉云飛. 基于FPGA的圖像壓縮編解碼系統(tǒng)設(shè)計[J].電子技術(shù)應(yīng)用，2020，46(12)：111-115.
英文引用格式： Ren Jing，Li Jingjing，Liu Yunfei. Image compression coding and decoding system based on FPGA[J]. Application of Electronic Technique，2020，46(12)：111-115.
文獻(xiàn)標(biāo)識碼： A
DOI：10.16157/j.issn.0258-7998.200532
中文引用格式： 任靜，李菁菁，劉云飛. 基于FPGA的圖像壓縮編解碼系統(tǒng)設(shè)計[J].電子技術(shù)應(yīng)用，2020，46(12)：111-115.
英文引用格式： Ren Jing，Li Jingjing，Liu Yunfei. Image compression coding and decoding system based on FPGA[J]. Application of Electronic Technique，2020，46(12)：111-115.
Image compression coding and decoding system based on FPGA
Ren Jing，Li Jingjing，Liu Yunfei
College of Information Science and Technology，Nanjing Forestry University，Nanjing 210037，China
Abstract： Aiming to real-time requirement of image processing, an image compression coding and decoding system based on FPGA is designed. The system includes real-time image acquisition, JPEG compression and UART transmission. The D5M camera is configured by Verilog hardware description language to acquire image. We focus on improving two-dimension discrete cosine transformation(2D-DCT) design flow in the image compression module. The dual frequency signal controller is adopted to reduce the call of adder based on the Chen algorithm and realize its fast operation. The test shows that the compression ratio of the image is 26.3:1, and the average signal-to-noise ratio is more than 40 dB. The visual effect of the compressed image is good, which meets the design requirements.
Key words : FPGA；JPEG compression algorithm；RS_232；D5M camera
0 引言
數(shù)字化處理后的圖像，其所隨帶的信息量是龐大的，這將嚴(yán)重影響到圖像的存儲與傳輸。因此，圖像壓縮具有重要的現(xiàn)實(shí)意義[1-2]。而在實(shí)際的工程需求中，由于圖像數(shù)據(jù)量的巨大以及對于處理實(shí)時性的要求，如果單純依靠軟件來實(shí)現(xiàn)圖像的處理往往非常耗時。為此，采用能夠并行處理的硬件實(shí)現(xiàn)可以大大加快數(shù)據(jù)處理的速度，且在程序設(shè)計時具體更高的靈活性。
本設(shè)計以FPGA開發(fā)平臺作為整個系統(tǒng)的控制核心，由I2C總線進(jìn)行實(shí)時圖像獲取，并將它實(shí)時轉(zhuǎn)換為RGB格式的圖像數(shù)據(jù)。利用JPEG算法分別對Y、Cb、Cr分量實(shí)現(xiàn)編碼處理，應(yīng)用Verilog HDL硬件語言編程，大大加快處理速度。壓縮后的數(shù)據(jù)碼流通過RS_232串口傳輸給PC，最終導(dǎo)入MATLAB中進(jìn)行解壓縮和恢復(fù)圖像。
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作者信息：
任 靜，李菁菁，劉云飛
(南京林業(yè)大學(xué) 信息科學(xué)技術(shù)學(xué)院，江蘇 南京210037)
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