隨著信息技術和計算機網絡技術的高速發展，人們對通信安全的要求越來越高，信息加解密技術也因此越來越重要?；煦缂用芗夹g是近幾年發展很快的一種非線性加密技術^[1]，該技術依托于混沌系統對初始條件極端敏感^[2]和高度隨機性^[3]的特點，具有類噪聲、連續寬頻帶和長期不可預測等優點，因此，特別適用于保密通信等領域。

        目前國外在混沌保密通信方面的研究較為成熟，而國內在該領域雖做了大量的研究工作，但大多數停留在軟件層面上，存在著信息易被攻擊和竊取等問題。而基于硬件層的加解密在專用硬件中進行，加解密信息存儲在專用設備中^[4]。因此，相比于軟件加解密技術，硬件加解密更加安全可靠。

        本文提出了一種基于FPGA和PSoC的混沌音頻加解密系統硬件實現方案。FPGA采用流水線技術和并行運算^[3]，在數據處理速度上比單片機和DSP更具優勢?？删幊唐舷到yPSoC（Programmable System-on-Chip）是一種可編程的混合信號陣列構架，采用圖形化編程方式，接口資源豐富，方便用戶開發。因此，本文采用FPGA和PSoC開發板構建混沌音頻加解密系統。

        本文首先介紹了系統工作原理，然后給出硬件及軟件實現方案，并從時域和頻域的角度對系統進行了測試和分析。

1 混沌加解密原理

1.1 混沌偽隨機序列

        系統采用線性反饋移位寄存器（LFSR）^[5]產生混沌序列Q_m-1…Q₁Q₀，m級LFSR電路由m個D觸發器和若干個異或門構成，在脈沖CP的上升沿到來時，輸出m bit混沌序列Q_m-1…Q₁Q₀，因LFSR的輸出序列具有周期性，故被稱作混沌偽隨機序列。LFSR電路結構如圖1所示，其中g_i表示反饋系數，若反饋支路存在，則g_i取值為1，否則g_i為0。

        混沌偽隨機序列Q_m-1…Q₁Q₀的產生從種子(以D_m-1…D₁D₀表示)開始。當種子D_m-1…D₁D₀=0…00時，輸出序列Q_m-1…Q₁Q₀將保持全零狀態；當種子D_m-1…D₁D₀≠0…00，且反饋系數g_m…g₁g₀滿足一定條件^[5]時，輸出序列周期T取最大值2^m-1。本系統處理的數字音頻信號為8 bit，故設計的混沌偽隨機序列為8級LFSR，反饋系數g₀g₁…g₈取值為100011101。經實測，輸出序列周期T=2⁸-1=255。

1.2 加解密原理

        異或是一種簡單的邏輯運算，如果變量A與變量B連續進行2次異或運算，則輸出F等于A本身，其數學原理^[6]如式（2）所示：

        依據式(2)可知，異或是一種初級的加解密方案，因其實現速度快，已成為目前較流行的加解密方法之一。本系統加解密邏輯框圖如圖2所示。

        在生成混沌序列D_CHAOS后，系統開始加密，將數字音頻信號D_ADC與其做異或運算（Xor_1），便生成被打亂的序列即密文D_XOR1；解密只需將密文D_XOR1再次與混沌序列D_CHAOS進行異或（Xor_2），從而可得明文D_XOR2，理論上明文D_XOR2與音頻信號D_ADC一致。

2 系統方案設計

        混沌音頻加解密系統由同步控制模塊、ADC模塊、DAC模塊、混沌序列發生模塊、信號加密與解密模塊及輸出切換模塊等組成。其中同步控制模塊是系統加解密的關鍵，該模塊產生3個分頻脈沖f_S、P_EDC及P_XOR，f_S控制混沌序列的產生和音頻信號的ADC轉換，P_EDC、P_XOR分別觸發加密和解密的啟動。系統邏輯框圖如圖3所示。

        在同步脈沖的控制下，音頻信號V_in經ADC模塊轉換為數字信號D_ADC，與混沌序列D_CHAOS依次進行加密和解密，生成的密文D_XOR1和明文D_XOR2可通過輸出切換模塊選擇輸出，然后DAC模塊將輸出結果D_XOR1或D_XOR2轉化為模擬信號V_o?；煦缂咏饷芟到y的具體過程可用圖4中的時序圖來描述。

        混沌音頻加解密系統的工作過程具有周期性，其一周期內的工作原理如下：

        （1）在t₁時刻，時鐘源CLK的上升沿到來，產生脈沖f_S，緊接著在f_S的作用下，混沌序列D_CHAOS開始產生，同時音頻信號ADC轉換啟動；

        （2）混沌序列D_CHAOS和音頻信號D_ADC均穩定后，在t₂時刻時鐘源CLK的上升沿到來時，數據加密啟動脈沖P_EDC產生，密文D_XOR1開始生成；

        （3）密文D_XOR1處于穩定狀態期間，分頻脈沖P_XOR在t₃時刻CLK上升沿的觸發下產生，解密過程啟動，即可得明文D_XOR2；

        （4）明文D_XOR2穩定后，在t₄時刻開始進行DAC轉換，最終輸出模擬信號V_o。

3 系統實現

3.1 硬件平臺構建

        本系統采用的FPGA開發板是Altera公司的DE2-115。開發板采用Cyclone IV EP4CE115芯片，芯片含有114 480 個邏輯單元、3.9 Mbit隨機存儲器、266個乘法器。開發板的外圍接口資源豐富，滿足用戶對視頻、音頻、高品質圖像等多類型的開發需求。

        本系統采用的PSoC開發板是CYPRESS公司的CY8CKIT-050。開發板采用基于ARM Cortex-M3內核的芯片CY8C5868AXI-LP035，該芯片整合可組態的模擬和數字電路陣列，模擬電路包括ADC、DAC、放大器等，數字電路包括PWM、定時器、計時器、UART等。

        系統硬件模塊間的連接關系如圖5所示。

        因音樂播放器輸出的音頻信號約為-0.5~0.5 V，而PSoC的ADC模塊僅支持0~2.048 V電壓輸入，故需對音樂播放器輸出的信號進行調理。系統中采用串聯一節1.5 V干電池的方法提高輸入信號偏移量，可達到ADC模塊電壓輸入標準。

3.2 軟件設計

        FPGA端的軟件流程如圖6所示。

        FPGA端負責混沌序列的產生、同步控制及數據加解密，其開發環境是Altera公司QUARTUSⅡ。軟件采用自頂向下的設計方法及模塊化的編程思想，開發方式采用Verilog HDL硬件描述語言和模塊/原理圖（Block Diagram/Schematic）兩種方式，各模塊采用Verilog HDL進行設計，模塊間集成運用模塊/原理圖方式。經仿真驗證后將程序下載到開發板中。

        PSoC端完成音頻信號的ADC和DAC轉換，其開發環境是CYPRESS公司PSoC Creator 2.2，軟件采用圖形化編程方式，即從元件庫中選擇相應的模數器件進行配置，然后調用相關API函數。與傳統的編程模式相比，該開發環境簡化了大量底層代碼的編寫，縮短了項目開發周期。PSoC端軟件流程如圖7所示。

4 系統測試與結果分析

4.1 數字域測試

        由于PSoC的ADC模塊轉換時間最快為10 μs，為使混沌序列D_CHAOS與音頻信號D_ADC保持同步，分頻脈沖f_S的周期應大于10 μs。本系統中FPGA時鐘CLK周期設置為1 μs，分頻脈沖f_s、P_EDC及P_XOR的周期均為13 μs。對數字域內的加解密數據進行實測，其結果如圖8所示。

        由圖8可得出如下結論：

        （1）混沌序列D_CHAOS與音頻信號D_ADC基本保持同步。

        （2）信號加密運算正確，由圖8（a）可知，混沌序列D_CHAOS與音頻信號D_ADC進行異或運算，可得密文D_XOR1。

        （3）信號解密運算正確，由圖8（b）可知，數字域內解密輸出的明文D_XOR2與輸入的音頻信號D_ADC延時2~3 μs，數值上則完全一致。

        （4）經實測，混沌序列D_CHAOS、音頻信號D_ADC、密文D_XOR1與明文D_XOR2等信號與分頻脈沖f_S、P_EDC及P_XOR的周期均為13 μs，頻率均為77 kHz左右。

4.2 模擬域測試

        實際測試發現，加密后的聲音發出刺耳的“滴”聲，解密后聲音的聽覺效果良好。對錄制的音頻信號波形進行測試與頻譜分析，其波形及頻譜如圖9所示。

        由圖9可知，加密信號的頻譜在各個頻段的分布均勻，類似噪聲；解密信號與原始信號的頻譜分布規律基本一致，因DAC轉換輸出的電壓是原始信號的2倍，故二者的幅度略有差異。

        本文介紹了一種基于FPGA和PSoC的混沌音頻加解密硬件實現方案。該方案采用LFSR的方法產生混沌偽隨機序列，并結合FPGA和PSoC開發板實現了音頻信號的加解密。

參考文獻

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