文獻(xiàn)標(biāo)識(shí)碼： A
文章編號(hào)： 0258-7998(2012)08-0059-04
由于電源分配網(wǎng)絡(luò)PDN布局寄生電感的影響，變化的驅(qū)動(dòng)電流會(huì)引起電源電壓的瞬態(tài)變化。該電壓變化一方面干擾其他器件，另一方面產(chǎn)生干擾電流引起電磁干擾，為此需要盡可能減小PDN阻抗[1]。
當(dāng)PDN并聯(lián)諧振時(shí)，諧振頻率處會(huì)產(chǎn)生高阻抗。為了抑制這種高阻抗，參考文獻(xiàn)[2]通過(guò)引入電磁帶隙結(jié)構(gòu)（EBG）來(lái)抑制諧振，但EBG結(jié)構(gòu)會(huì)影響電路的信號(hào)完整性；參考文獻(xiàn)[3]在電容支路引入電感元件，通過(guò)控制諧振點(diǎn)抑制諧振產(chǎn)生。該方法只是將并聯(lián)諧振從一個(gè)頻點(diǎn)轉(zhuǎn)移到另一個(gè)頻點(diǎn)。
本文提出了一種抑制電源分配網(wǎng)絡(luò)并聯(lián)諧振的方法。該方法通過(guò)在去耦電容支路中引入一個(gè)串聯(lián)電阻來(lái)增加支路損耗，從而達(dá)到抑制并聯(lián)諧振的目的。
本文提出了一種在去耦支路引入串聯(lián)電阻來(lái)抑制PDN并聯(lián)諧振的方法，并借助Hyperlynx PI軟件將其應(yīng)用到實(shí)際板卡中。仿真結(jié)果表明，在去耦支路引入的電阻能夠有效地減少電容在高頻引起的并聯(lián)諧振。
參考文獻(xiàn)
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