在信號產生技術中，數字信號由于其控制靈活，便于集成等優點已廣泛用于現代通信設備、雷達信號產生和科研教學等儀器中。由于受頻率精度、穩定度和動態范圍的制約，提高數字信號中頻率調制速度是難點，也是高速調制信號源的技術瓶頸。直接數字頻率合成(DDS)技術具有頻率切換快、分辨率高、頻率和相位易于控制等特點，廣泛用于信號產生技術中[1-2]。存儲器數據的復制[3]和IQ數字上變頻技術對于基帶變到中頻， 具有非常靈活可調的優勢[1-2，4]。本信號產生系統即是對DSP、FPGA、DDS、存儲器的數字復制、數字上變頻以及微波變頻技術的綜合集成。

1 系統硬件方案
    ADI公司的器件AD9957內置了DDS、IQ數字上變頻器和刷新率高達1 GHz的14位高速DA，可直接產生最高400 MHz的輸出信號，本系統用為上變頻芯片。計算和控制采用高速DSP TMS320C6416T;高速接口采用了ALTERA公司的FPGA EP2S30F672I4N，內嵌較大容量的雙口RAM，存儲器的數據復制即在FPGA中進行。由于輸出信號達到更高的微波頻段，后端的微波變頻組件是必須的。
    圖1為本系統硬件組成框圖,主要由DSP控制器、FPGA高速接口、AD9957數字上變頻和后端微波組件四部分組成。DSP控制器負責大量的信號產生所需的計算和對FPGA的數據傳輸，并對上位機通過RS232接口傳來的命令進行解釋和執行,通過SPI串口控制AD9957；FPGA高速接口完成高速數據的存儲和復制，實現并口和SPI串口的時序管理；AD9957器件完成IQ數字上變頻和D/A轉換，D/A輸出直接到中頻，同時可選擇地實現sinc濾波功能；后端的微波組件則完成輸出信號的上變頻和功率放大,以達到4.3 GHz的中心頻率的微波頻段。

2 系統工作原理
    如圖1所示，從PC機發向DSP的串口命令包括信號樣式、頻段碼、帶寬和頻率碼等，DSP控制器根據接收到的命令將頻率和帶寬解析成基帶信號相關的參數，并計算出基帶信號的18 bit并行數據流，傳送給FPGA內部的雙口RAM。同時DSP將頻段信息通過SPI同步串口送到AD9957，以控制AD9957內的DDS。當DSP完成18 bit并行數據流傳到雙口RAM后，FPGA則將該RAM內的數據以一固定的高速時鐘頻率重復地復制輸出到AD9957。AD9957將該18 bit數據流分成IQ兩路，與內部的DDS一起完成數字上變頻,后通過14 bit D/A將該數據流輸出中頻信號。后端再經過一個4.1 GHz的本振將該信號變到4.3 GHz的微波段。整個信號產生最關鍵的是基帶信號的復制和IQ數字上變頻兩個過程，同時產生的數據必須作雜散抑制處理,才能獲得高分辨的信號。
2.1 基帶信號的存儲與復制
    高速18 bit并行數據的存儲和復制均在FPGA內部進行，存儲器采用FPGA上的同步雙口RAM資源ALTSYNCRAM，數據存儲和復制電路如圖2所示。DSP的計算數據由地址A[14..0]和數據D[17..0]總線通過并行接口控制器、片選CS及寫時鐘WCLK寫入到雙口RAM中即完成數據的存儲，并行接口控制器主要解決DSP的EMIF外設接口與同步雙口RAM之間的時序匹配問題。

    信號復制的關鍵在于讀地址發生器，由于讀出的數據流要直接形成輸出信號，所以對時序要求非常苛刻，讀時鐘必須同后端的數字變頻和D/A時鐘嚴格同步，故圖2中的讀時鐘RCLK來自器件AD9957。讀地址由一個高速向上計數器產生，由讀時鐘RCLK來觸發，計數器到頂自動溢出歸零并重新向上計數，如此重復往返，即完成信號的復制輸出。
    由于使用了雙口RAM，讀寫時鐘完全獨立，寫時鐘由DSP提供，需要刷新時才寫入，所以實時性并不高，減輕了DSP的總線處理難度。而讀數據必須實時進行，否則會影響信號產生質量。
2.2 IQ數字上變頻
　數字上變頻在AD9957中進行[4]，同時進行查值、sinc濾波等功能，如圖3所示。雙口RAM中的數據按I和Q交替存放，AD9957內有一個格式轉化器自動將IQ數據流轉成獨立的I路和Q路。如此，實際基帶數據長度N是存儲器長度的一半。


從式(4)、式(5)的輸出結果看，所得頻率即為基帶與本振的疊加，實現了邊帶數字上變頻，而下邊帶由于IQ調制后相加被相互抵消了。值得一提的是，IQ變頻因為在數字域進行，對本振的泄漏非常小，不必考慮IQ兩路幅度的不平衡引起的泄漏。因此對DDS可以在其能力范圍內任意設置，甚至可以將本振設置到帶內，這樣在輸出頻率一定的情況下，本振越高，基帶的信號就要求越低，也就是前端并口數據流的速度要求更低一些，相應地減輕了DSP的總線處理難度。從式(4)、式(5)看，IQ調制不存在下邊帶，即下變頻成分。但是實際由于IQ兩路不完全對稱，仍然存在不同程度的鏡像對稱頻率，這需要設計和調試時充分考慮。
2.3 信號的雜散分析與抑制

    任何數字信號的產生都會存在不同程度的雜散，本系統主要的雜散來源于兩個部分，一是數字變頻的本振的DDS雜散，盡管DDS具有傳統頻率合成技術無法比擬的優點，但它的輸出雜散較大的缺點嚴重限制了它的廣泛使用[5]，如何抑制DDS中輸出頻譜雜散是另一個研究熱點。雜散的另一個來源是由所產生的數據在存儲器中的周期截斷所引起，由奈奎斯特抽樣定理知，存儲器長度N與所產生的頻率f需滿足f<N/2，由于f在[1，N/2]之間任意設置，大多情況下，N不是f的整數倍，反映在時域上，存儲器的數據出現了信號的周期截斷,如圖4所示。這樣出現了一個固有的低頻窄帶的雜散信號，該雜散信號的強弱和帶寬隨f的變化而變化，但其中心頻率比較固定,并且是調制到有用信號f上，離f很近，因此不可能在后端加低通濾波的方法去掉。


    本方法實際產生的基帶信號帶寬50 MHz，即圖1中從FPGA到AD9957的并行數據刷新率只需大于100 MHz即可(本方法實際為225 MHz)，數字上變頻將50 MHz基帶變到150 MHz~250 MHz的中頻范圍內。因此從基帶到中頻，都是數字過程，完全避免了直接用D/A到中頻的超高速電路的難度，且變頻不需要增加額外的硬件成本。所以存儲器的數據復制配合數字上變頻技術在高速
信號產生中是一種性價比不錯的選擇。盡管如此，受數字速度的影響，數字變頻仍然存在中頻不夠高的不足，但在實用帶寬內，不影響它的選用。
參考文獻
[1] 曹義，張春榮，李輝. 基于AD9957的多波形雷達信號產生器[J]. 現代電子技術，2010(3):39-41.
[2] 沈志，王宏遠，陳少明，等.基于FPGA的QAM的調制器系統實現[J].電子技術應用，2010，36(1):32-35.
[3] 趙書志，潘明海.基于FPGA的數字射頻存儲器設計[J].電子測量技術，2007,30(2):118-120.
[4] 王鵬， 楊春， 文招金.高速通用數字調制器的設計與實現[J]. 信息與電子工程，2010,8(3):247-260.
[5] 王曉音，聶裕平，龐偉正.DDS輸出頻譜雜散的抑制[J].電子對抗技術，2003,18(6):25-28.