內容簡介：隨著信息安全和數據隱私需求的日益增長，國產SM4分組密碼算法在政務、商業等信息傳輸領域具有重要應用價值。 針對SM4算法在FPGA實現中的性能瓶頸問題，提出一種高效的全流水線硬件架構。通過優化S盒的硬件實現，將每輪迭代中的S盒數量從4個減少至1個，并采用組合邏輯實現快速替換，顯著降低資源消耗。同時，設計32級全流水線加解密模塊，實現多數據塊的并行處理，將加解密吞吐率壓縮至一個時鐘周期。實驗基于Xilinx Zynq7045平臺，結果表明，該設計在不使用額外存儲器資源的情況下，工作頻率達到412 MHz，吞吐率高達52.7 Gb/s，單位面積吞吐率性能較現有方案提升20%以上。