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基于PG网络的全流程优化在高性能CPU内核中的应用
所屬分類：技术论文
上傳者：zhoubin333
文檔大小：1548 K
標(biāo)簽：芯片设计 flash PG IR Drop 修复
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文檔介紹：随着高性能计算芯片的集成度不断提高以及工艺的进步，金属连线的宽度越来越窄，芯片电源网络上电阻增加和高密度的逻辑门单元同时有逻辑翻转动作时会在电源网络上产生电压降（IR Drop），导致芯片产生时序问题，甚至可能发生逻辑门的功能故障。基于Cadence实现工具Innovus的flash PG flow完成对于PG 网络的综合实现与快速迭代，并利用 auto reinforce PG和trim PG从两方面实现了对高性能CPU核的电压降与时序之间的trade-off，完成从floorplan到PR（Placement and Route）阶段针对PG网络的全流程优化。结果表明，在相同机器资源的前提下，flash PG flow 最高可将powerplan的速度提升至原来的10倍，在top level的design上提升尤为明显，能有效节约设计初期对PG mesh的探索时间。而auto reinforce PG和trim PG则分别通过补强IR 薄弱区域的PG和修剪冗余PG两方面针对性地修复设计66%的dynamic IR Drop违例，同时为设计提供更多绕线资源，达到不恶化时序和DRC （Design Rule Check）的目的。
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