| 基于HITOC DK与3DIC Integrity的3DIC芯片物理设计 | |
| 所屬分類：技术论文 | |
| 上傳者：aetmagazine | |
| 文檔大?。?span>832 K | |
| 標簽： 3D异构集成 逻辑堆叠逻辑 Hybrid Bonding | |
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| 文檔介紹：使用了Cadence 3DIC Integrity工具，并结合芯盟特有的HITOC(Heterogeneous Integration Technology On Chip) Design Kit，进行了3DIC(3D异构集成)逻辑堆叠逻辑类型芯片的后端实现。项目中对于Cadence 3DIC Integrity工具中的proto seeds(即最小分布单元)进行了拆分、分布、定义等方面的研究优化；并且对于顶层电源规划与Hybrid Bonding bump间的布线排列进行了算法优化，在不影响电源网络强壮性的情况下尽可能多地获得Hybrid Bonding bump数量，从而增加了top die与bottom die间的端口数。最终结果显示，在与传统2D芯片实现的PPA(性能、功耗、面积)对比中，本实验获得了频率提升12%、面积减少11.2%、功耗减少2.5%的收益。 | |
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