| HDLC数据帧并行搜帧解封装模块的设计与验证 | |
| 所屬分類：技术论文 | |
| 上傳者：aetmagazine | |
| 文檔大小：526 K | |
| 標簽： HDLC协议 搜帧解封装 System Verilog | |
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| 文檔介紹：HDLC信号链路是国际标准化组织(ISO)制定的高级数据链路的控制规程(High Level Data Link Control，HDLC)。遵循HDLC标准数据链路层规范，采用硬件描述语言Verilog HDL实现了一种基于并行结构的HDLC搜帧解封装电路，并采用System Verilog技术搭建验证平台，随机生成HDLC数据帧来验证设计正确性。使用Modelsim软件仿真波形，在仿真过程中，对于净荷区数据长度为10个字节的HDLC数据帧，解码器电路工作完成需要16个时钟周期，兼顾了处理速度和灵活性。使用QuartusII软件综合，在Altera CycloneV器件上，电路使用了8块自适应逻辑模块ALM，24个寄存器，35个引脚。 | |
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