6 月 20 日消息，中國(guó)科學(xué)院微電子研究所 6 月 17 日發(fā)布消息稱，集成電路制造技術(shù)全國(guó)重點(diǎn)實(shí)驗(yàn)室團(tuán)隊(duì)聯(lián)合北京超弦設(shè)備研究院，在基于 IGZO（銦鎵鋅氧化物）的 2T0C 三維動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器（3D DRAM）研究方面取得新進(jìn)展，并提出基于 2T0C 單元結(jié)構(gòu)的單步高層三維集成方案，首次展示了四層 3D 2T0C 結(jié)構(gòu)。
相關(guān)成果論文《Highly stackable 3D DRAM of Dual-gate IGZO 2T0C with Record 3 bits / cell and 400s Data Retention》已入選 2026 IEEE Symposium on VLSI Technology and Circuits（VLSI 2026）。
▲ 圖 1 高分辨率 TEM 表征
隨著人工智能和高性能計(jì)算應(yīng)用持續(xù)發(fā)展，業(yè)界對(duì)高容量、高帶寬存儲(chǔ)器的需求不斷提升。傳統(tǒng) SRAM 受限于 6T 單元結(jié)構(gòu)，難以兼顧更高存儲(chǔ)容量；片外 DRAM 又會(huì)因訪問(wèn)延遲增加而影響帶寬表現(xiàn)。
研究團(tuán)隊(duì)介紹稱，基于 IGZO 的 2T0C 架構(gòu)可集成于邏輯芯片后道工藝之上，被認(rèn)為是兼顧高容量和高帶寬的一種技術(shù)路線。
不過(guò)，現(xiàn)有 2T0C DRAM 研究主要集中于平面架構(gòu)和垂直 4F2 架構(gòu)，尚缺少能夠?qū)崿F(xiàn)單步多層堆疊的三維集成方案，限制了存儲(chǔ)密度進(jìn)一步提升。此次研究正是圍繞這一問(wèn)題展開(kāi)。
▲ 圖 2 穩(wěn)定多層器件性能、讀取窗口增加、3 比特存儲(chǔ)
研究團(tuán)隊(duì)提出的新型 3D DRAM 同時(shí)采用垂直字線架構(gòu)和雙柵 2T0C 單元設(shè)計(jì)，在讀取裕度、雙柵讀取控制穩(wěn)定性以及制造成本等方面進(jìn)行了優(yōu)化。
其中，基于雙柵結(jié)構(gòu)的 IGZO 晶體管實(shí)現(xiàn)了較好的器件性能和穩(wěn)定性。研究人員表示，所制備的 3D 2T0C 單元兼具高速寫入能力與長(zhǎng)時(shí)間數(shù)據(jù)保持能力 —— 數(shù)據(jù)保持時(shí)間達(dá)到 400 秒，并成功實(shí)現(xiàn)了 3 bits / cell 存儲(chǔ)，從而進(jìn)一步提升了整體存儲(chǔ)密度。
論文由中國(guó)科學(xué)院微電子研究所博士后廖福錫、北京超弦設(shè)備研究院研究員朱正勇?lián)蔚谝蛔髡撸袊?guó)科學(xué)院微電子研究所研究員李泠、副研究員楊冠華，以及北京超弦設(shè)備研究院研究員趙超擔(dān)任共同通訊作者。
