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亿门级层次化物理设计时钟树的研究

电子技术应用

王淑芬，李应利，高凯菲

中国电子科技集团公司第五十八研究所

摘要： 传统的展平式物理设计已不能满足VLSI的设计需求，层次化物理设计已成为VLSI设计的主流方法。在VLSI层次化物理设计过程中，顶层寄存器和子模块内寄存器的时钟树偏差对整个芯片时序收敛有很大的影响。针对亿门级层次化顶层物理设计时钟树无法读取到子模块中的时钟树延时，导致最终顶层寄存器和子模块内寄存器时钟偏差过大的问题，提出了在顶层时钟树综合阶段设置子模块实际时钟延迟的方法，有效地减小顶层寄存器和子模块内寄存器的时钟偏差，为后续的时序优化提供了有效保障。

關鍵詞： 亿门级 VLSI 层次化物理设计时钟树时序收敛

中圖分類號：TN402 文獻標志碼：A DOI: 10.16157/j.issn.0258-7998.256504
中文引用格式： 王淑芬，李應利，高凱菲. 億門級層次化物理設計時鐘樹的研究[J]. 電子技術應用，2025，51(9)：35-38.
英文引用格式： Wang Shufen，Li Yingli，Gao Kaifei. Research on billion-gate hierarchical physical design clock tree[J]. Application of Electronic Technique，2025，51(9)：35-38.

Research on billion-gate hierarchical physical design clock tree

Wang Shufen，Li Yingli，Gao Kaifei

(No.58 Research Institute of China Electronics Technology Group Corporation

Abstract： The traditional spreading physical design can no longer meet the needs of VLSI physical design, and hierarchical physical design has become the mainstream method of VLSI design. In the process of VLSI hierarchical physical design, the clock tree has a great impact on the overall chip timing convergence. Regarding the issue where the billion-gate hierarchical physical design clock tree cannot read the clock tree delay in the submodule, causing significant actual clock deviation, a solution has been proposed to set the actual clock delay of the submodules during the top-level clock tree ccopt phase. This approach effectively reduces clock deviations, thereby providing a solid foundation for subsequent timing optimizations.

Key words : billion-gate；VLSI；hierarchical physical design；clock tree；timing closure

引言

隨著集成電路制造工藝的快速發展，集成電路的主流工藝已從微米級轉向納米級，集成度越來越高，設計規模可達到上億門級，對芯片物理設計要求更加苛刻。超大規模集成電路(Very-Large-Scale Integration circuit, VLSI)的復雜度極高，其物理設計必須借助電子設計自動化（EDA）工具完成[1]。傳統的展平式物理設計方法是將所有單元看作一個層次進行物理設計，所有的邏輯單元展示在頂層，而對于億門級VLSI物理設計，EDA工具和服務器的負載能力已不能滿足展平式物理設計的需求[2]。通常使用層次化物理設計方法將整個VLSI芯片分為若干個子模塊，每個子模塊單獨完成物理設計和時序收斂后，將子模塊作為單獨的模塊（IP）再與頂層進行組合，最終完成億門級VLSI的物理設計。

在VLSI層次化設計中，時序收斂是VLSI物理設計中一個關鍵的問題[3]。時鐘偏差對VLSI時序起重要作用，時鐘偏差是指從時鐘源點出發的時鐘信號到達各個葉節點時間的最大差值[4]。在層次化物理設計進行頂層時鐘樹綜合時，由于工具無法讀取到子模塊內的時鐘樹延時，導致頂層中的寄存器和子模塊內的寄存器的時鐘偏差過大，時鐘樹綜合后時序較差，后續難以實現時序收斂。

在物理設計時鐘樹綜合時，必須處理好時鐘偏移的問題，處理不好可直接導致建立時間或者保持時間違例[5]。為了解決層次化設計時鐘偏差導致的時序違例問題，本文基于28 nm億門級VLSI層次化頂層物理設計，使用腳本在子模塊中抓取與頂層設計有時序關系的時鐘樹長度，在頂層時鐘樹綜合階段輸入子模塊的內部時鐘樹延時，使頂層可以讀取到子模塊的內部時序延時，時鐘樹綜合后減小真實的時鐘偏差，為后續時序優化收斂提供幫助。

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作者信息：

王淑芬，李應利，高凱菲

（中國電子科技集團公司第五十八研究所，江蘇無錫 214072）

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