邏輯綜合工具（Logic Synthesizer）是將數字電路的寄存器傳輸級（RTL）描述經過布爾函數簡化和邏輯優化等步驟自動轉換到邏輯門級網表的工具。邏輯綜合工具的工作流程如圖5-111所示。

　　邏輯綜合工具的輸入有以下3方面。

　　（1）Verilog或VHDL硬件描述語言所描述的寄存器傳輸級電路。

　　（2）時序、面積或功耗等目標約束（Constraints）。

　　（3）集成電路邏輯組件工藝庫（Libraries）。此工藝庫通常包含與、或、異或、與非、寄存器等邏輯門。

　　邏輯綜合工具將寄存器傳輸級電路描述根據所設定的各類目標約束進行如下編譯、綜合及優化。

　　（1）從Verilog或VHDL硬件描述語言編譯至與工藝組件無關的初始電路。

　　（2）執行算法邏輯（加、減、乘、除及復雜的組合運算）優化。例如，乘法器有多種實現方式， 相應地會產生多種時序、功耗及面積，如何根據目標設定選出最合適的結構將對最后的綜合結果有重大影響。

　　（3）與工藝無關的時序邏輯及組合邏輯優化。時序邏輯優化主要對有限狀態機（Finite State Machine）及寄存器進行優化，組合邏輯優化主要對布爾函數進行優化。

　　（4）將優化完的時序及組合邏輯轉換成邏輯門級的電路網表。此時因各個邏輯門有準確的時序、功耗及面積數據，即可執行與工藝有關的最后優化。

　　完成上述過程后，邏輯綜合工具即生成經過優化的邏輯門級電路網表，輸出的門級電路網表的邏輯功能必須與原有寄存器傳輸級電路功能保持一致。

　　隨著集成電路規模的不斷增大和制造工藝尺寸的不斷減小，為了更準確地評估芯片的時序和面積，邏輯綜合工具需預先考慮后段布局布線效應以實現前后段設計的一致性。同時，為了提高邏輯綜合工具運行效率，邏輯綜合工具必須采用層次化及并行技術實現。

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