基于Liberate+Tempus的先进老化时序分析方案
2022年电子技术应用第8期
欧阳可青1，2，王 彬1，魏 琦1，2，鲁 超1，陈俊豪3，李鸣霄3
1.深圳市中兴微电子技术有限公司，广东 深圳518055； 2.移动网络和移动多媒体技术国家重点实验室，广东 深圳518055；3.上海楷登电子科技有限公司，上海200000
摘要： 在先进工艺节点(7 nm，5 nm及以下)下，电路老化已经成为制约芯片性能和可靠性的“卡脖子”难题。老化效应将导致器件延时增大，进而产生时序违例的风险。数字电路设计工程师需要在时序分析中预判老化后的时序情况，并针对性地设置时序裕量，才能确保芯片在服役期限中可靠地运行。鉴于此，导入基于Liberate+Tempus的考虑老化效应的静态时序分析(aging-aware STA)方案。评估结果显示，该方案能在兼顾效率、准确性、多样场景老化时序分析的同时实现时序裕量释放，为达成具备更高可靠性和更佳性能的先进芯片设计提供有力依据。
中圖分類號： TN402
文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.229806
中文引用格式： 歐陽可青，王彬，魏琦，等. 基于Liberate+Tempus的先進老化時序分析方案[J].電子技術應用，2022，48(8)：60-64，69.
英文引用格式： Ouyang Keqing，Wang Bin，Wei Qi，et al. Advanced aging-aware STA solution based on Liberate+Tempus[J]. Application of Electronic Technique，2022，48(8)：60-64，69.
文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.229806
中文引用格式： 歐陽可青，王彬，魏琦，等. 基于Liberate+Tempus的先進老化時序分析方案[J].電子技術應用，2022，48(8)：60-64，69.
英文引用格式： Ouyang Keqing，Wang Bin，Wei Qi，et al. Advanced aging-aware STA solution based on Liberate+Tempus[J]. Application of Electronic Technique，2022，48(8)：60-64，69.
Advanced aging-aware STA solution based on Liberate+Tempus
Ouyang Keqing1，2，Wang Bin1，Wei Qi1，2，Lu Chao1，Chen Junhao3，Li Mingxiao3
1.Department of Back-End Design，Sanechips Technology Co.，Ltd.，Shenzhen 518055，China； 2.State Key Laboratory of Mobile Network and Mobile Multimedia Technology，Shenzhen 518055，China； 3.Shanghai Cadence Electronics Technology Co.，Ltd.，Shanghai 200000，China
Abstract： At the advanced process nodes(7 nm，5 nm and belows), circuit aging has become a neck problem that restricts chip performance and reliability. The aging effects may cause increasing cell delay, and thus led to the risk of path timing violation. The IC design engineers need to predict the aging timing in the timing analysis and set some aging margin accordingly to ensure the reliable operation of the chip during the service life-time. In view of this, this paper introduces an advanced aging-aware STA solution based on Liberate+Tempus. Evaluation results show that this solution can release the over-designed time margin while keeping the analysis efficiency, the accuracy, as well as the multi-situation analysis capability, thus providing a powerful basis for achieving advanced chip design with higher reliability and better performance.
Key words : chip aging；static timing analysis；Tempus；aging-aware STA
0 引言
在數字電路物理設計中，隨著晶體管特征尺寸不斷減小到7 nm、5 nm及以下，器件性能對老化的敏感度急劇增加，電路老化已經成為制約芯片性能和可靠性的關鍵問題。研究表明，以偏置溫度不穩定性(Bias Temperature Instability，BTI)和熱載流子效應(Hot Carrier Injection，HCI)為主的老化效應將導致標準單元(可稱為cell)延時增大，進而產生路徑時序違例的風險[1-3]。對此，IC設計工程師需要在芯片物理實現階段即進行考慮老化的時序分析，通過設置針對性的時序裕量(margin)來覆蓋老化后的惡劣時序場景，確保芯片在服役期限中可靠運行。在先進工藝芯片設計中，精確的老化時序分析并確認合理的margin是一個關鍵問題。偏大的margin會導致過設計，帶來額外成本并限制芯片性能，而偏小的margin會導致欠設計，造成失效泄露的風險。
本文利用基于Liberate+Tempus 的aging-aware STA 方案進行先進芯片的老化時序分析，評估其效率、準確性以及針對多樣應用場景的老化時序分析能力。
本文詳細內容請下載：http://www.tom3567.com/resource/share/2000004652。
作者信息：
歐陽可青1，2，王 彬1，魏 琦1，2，魯 超1，陳俊豪3，李鳴霄3
(1.深圳市中興微電子技術有限公司，廣東 深圳518055；
2.移動網絡和移動多媒體技術國家重點實驗室，廣東 深圳518055；3.上海楷登電子科技有限公司，上海200000)
此內容為AET網站原創，未經授權禁止轉載。