一种26~28 Gb/s高能效低抖动Bang-bang CDR设计
《信息技术与网络安全》2020年第5期
蒋姝洁，林福江
中国科学技术大学 微电子学院，安徽 合肥 230026
摘要： 一种26~28 Gb/s高能效低抖动Bang-bang CDR设计蒋姝洁，林福江(中国科学技术大学 微电子学院，安徽 合肥 230026)设计实现了一款26~28 Gb/s的高能效低抖动Bangbang CDR电路，采用改进的全速率非线性鉴相器结构，提高了鉴相器电路的输入灵敏度，改善高数据速率下磁滞效应的影响，从而提升环路整体的抖动性能；通过压控振荡器和压控振荡器缓冲电路协同调谐的方式减小为驱动大的鉴相器负载的时钟缓冲电路的功耗。采用TSMC 40 nm CMOS工艺，输入231-1 300 mVPP的伪随机二进制序列(PRBS)数据，在28 Gb/s下该时钟数据恢复电路恢复出的时钟抖动为1.66 ps (pp)，数据抖动为1.81 ps (pp)；在注入4 MHz正弦抖动的情况下，抖动容限小于0.75 UIpp。在1 V电源电压下，功耗小于38.5 mW。
中圖分類號：TN432 文獻標識碼：A DOI： 10.19358/j.issn.20965133.2020.05.011
引用格式：蔣姝潔，林福江.一種26~28 Gb/s高能效低抖動Bang-bang CDR設計［J］.信息技術與網絡安全，2020,39（5）：51-57.
引用格式：蔣姝潔，林福江.一種26~28 Gb/s高能效低抖動Bang-bang CDR設計［J］.信息技術與網絡安全，2020,39（5）：51-57.
Abstract：
Key words :
隨著萬物互連時代的到來，收發系統需要處理的數據流量信息的數量和速度迅速增長，100千兆以太網系統(100 GbE)正在逐漸取代10千兆以太網系統以滿足數據流量增長的需要。一個典型的100千兆以太網系統需要4個25 Gb/s的鏈路，本文設計了一款26~28 Gb/s的CDR以滿足100 GbE的數據中心需求。
高速串行通信芯片間集成了上百條線，高能效低抖動的時鐘數據恢復電路是串行接口速率提升的主要瓶頸。CDR設計的難點主要在以下兩個方面：一是設計采用先進的40 nm CMOS工藝，該工藝的電源電壓只有1 V，電路實現可用的電壓擺幅比較小；與此同時，工藝角變化對器件有較大影響，設計需要覆蓋寬的調諧范圍。二是時鐘產生電路需要驅動較大的鑒相器負載以在高數據速率下實現對時鐘和數據的正確恢復。其緩沖電路的功耗是CDR功耗的重要來源之一。
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作者信息：蔣姝潔，林福江(中國科學技術大學 微電子學院，安徽 合肥 230026)
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