隨著芯片技術的發展，基于片上系統SoC（System on Chip）架構的開發設計成為現實，數字接收機的性能得到了很大的改進。本文根據Altera公司提出的最新SoC架構，選取Cyclone V SX C6系列芯片，設計實現一款中頻數字接收機，與參考文獻[1-2]設計思想一樣，目的是為了讓接收機系統更加快速、靈活、可靠和一體化。文章首先簡要介紹SoC，然后介紹接收機系統框圖設計，接著介紹各功能模塊的實現，最后搭建實驗環境測量接收機工作性能。

1 SoC簡介

    SoC作為一種片上系統，在FPGA架構中集成硬核處理器系統HPS（Hard Processor System），包括ARM處理器、常用外設和存儲器控制器等，具有硬核邏輯的性能、功耗和成本優勢；SoC采用經過優化的低功耗28 nm（28LP）工藝技術，HPS和FPGA架構獨立供電，并可任意順序配置和啟動；SoC架構之間使用先進可擴展接口AXI（Advanced eXtensible Interface）總線互聯，實現數據的高速交換；SoC提供高達128 Gb/s的帶寬，并且具有高速緩存連續硬件加速器，實現了HPS與FPGA之間數據的一致性。

2 中頻數字接收機設計

    FPGA包括精度可變的DSP模塊，224個18×18乘法器。乘法器可用于實現快速傅里葉變換、解碼、有限脈沖響應（FIR）濾波器等功能，DSP模塊可實現快速基帶信號處理運算，讓整個系統具有實時動態信號的處理能力。HPS核心ARM Cortex-A9雙核處理器，運行速度為800 MHz。系統外部設備包括：射頻前端、A/D轉換器、時鐘源、DDR3存儲器、SD卡、上位機等。本文中FPGA功能模塊主要包括數字下變頻DDC（Digital Down Converter）和基帶信號處理等功能。HPS功能模塊主要包括設備初始化、網絡初始化、命令解析和傳遞、數據接收和發送等功能。接收機系統設計框圖如圖1所示。

    圖1中HPS-FPGA接口包括HPS-to-FPGA Bridge、FPGA-to-HPS Bridge、LW HPS-to-FPGA Bridge，接口的數據流方向如圖2所示。其中LW HPS-to-FPGA Bridge用于控制通道，HPS-to-FPGA Bridge、FPGA-to-HPS Bridge用于數據傳輸。采用Quartus II軟件系統集成工具Qsys使Altera的Avalon總線與ARM的AXI總線混聯，配置HPS-FPGA接口參數，便可實現HPS與FPGA通信。A/D轉換器與主板通過高速中間接口HSMC（High Speed Mezzanine Card）相連，滿足中頻數據的高速傳輸要求。接收機與上位機通過網線連接，采用TCP或者UDP協議傳輸。

2.1 FPGA功能模塊

    數字下變頻技術包括數字混頻器、數字控制振蕩器NCO（Numerically Controlled Oscillator）和有限脈沖響應FIR（Finite Impulse Response）低通濾波器三部分，實現將高速率信號下變到低速率基帶信號。基帶信號處理包括頻譜分析、國際電信聯盟ITU（International Telecommunication Union）參數測量、場強計算、音頻解調功能。使用FPGA實現數字下變頻和基帶信號處理，既能消除射頻鏈路引進的干擾，還能進行增益補償。

    根據參考文獻[3-4]提出的DDC模型各自特點，本文采用改進的超外差接收體制中的寬帶中頻數字化的DDC模型，如圖3所示。NCO采用效率較高的查表法實現，數字正交解調將數字中頻信號變換為正交I/Q兩路信號，便于數據采集和信號處理。為了消除數字接收機I/Q支路不平衡，對I/Q支路進行時域補償，減少系統的誤碼率^[5]。采用正交變換后，可以很容易計算信號的瞬時頻率、瞬時幅度和瞬時相位，有利于對信號頻譜計算、抗干擾等處理^[6]。多級抽取系統對數據進行抽樣濾波，便于后續基帶信號處理，提高處理速度。FIR低通濾波器采用參考文獻[7]提出的一種優化結構FIR濾波器設計，實現乘法器的復用，提高濾波器的吞吐率，一個時鐘周期完成一次濾波，節省FPGA資源^[7]。

2.2 HPS功能模塊

    程序采用模塊化設計思想，將設備、網絡、命令、數據模塊封裝成類，便于維護和拓展。開發多線程運行，使接收機同時執行接收上位機命令、數據讀取和發送等功能。主線程啟動后，首先進行設備初始化，然后等待上位機發送網絡連接請求。當網絡連接成功后，等待接收上位機命令，解析命令，執行相應操作。如：控制射頻前端接收頻率、射頻衰減、I/Q數據獲取、采樣帶寬、中頻衰減等。子線程根據命令要求負責從FPGA端讀取數據，通過網口發送數據到上位機顯示。主線程程序工作流程如圖4所示，子線程程序工作流程如圖5所示。

3 中頻數字接收機應用測試

    搭建監測環境，連接天線、射頻前端、接收機、上位機，測試接收機系統是否可以正常工作以及工作性能。上電啟動，系統參數設置為中頻頻率101.7 MHz、濾波帶寬120 kHz、垂直極化、常規衰減、快速檢波、自動增益。空中無線電監測測試結果包括：頻譜圖、I/Q時域圖、I/Q星座圖、場強圖、場強概率分布圖、ITU測量結果。

    首先選擇FM解調制式，測試結果如圖6所示，其中ITU結果：正向頻偏指數為48.613 kHz，頻偏指數為46.283 kHz，負向頻偏指數為-42.572 kHz，β%帶寬為119.707 kHz，XdB帶寬為116.192 kHz。打開聲音開關，能清楚地收聽到廣播聲音信號，表明信號解調正確。片上系統中FPGA與HPS數據傳輸速率實測達到656.45 Mb/s。

    然后選擇AM解調制式，測試結果如圖7所示，其中ITU結果：正向調制深度為5%，負向調制深度為-36%，調制深度為40%，β%帶寬為119.707 kHz，XdB帶寬為117.950 kHz。打開聲音開關，能清楚地收聽到廣播聲音信號，表明信號解調正確。片上系統中FPGA與HPS數據傳輸速率實測達到652.37 Mb/s。

    本文根據軟件無線電思想和基本原理^[8]，提出了一種基于SoC芯片方案的中頻數字接收機設計。利用FPGA的數據運算處理速度優勢，完成設計了接收機的數據處理主要功能，提高系統實時性能，實現對信號的迅速響應。利用ARM核處理事務的優勢，實現對接收機系統的配置和調度。選取Cyclone V SX C6系列為主芯片，完成軟硬件設計。搭建實驗環境測量接收機工作性能，結果表明本文所設計的中頻數字接收機能準確地、快速地測量出信號的各個參數，滿足信號監測要求。

參考文獻

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