致力于開發低功耗CMOS技術的公司SuVolta今日發布了一項旨在展示其DDC(深度耗盡通道，Deeply Depleted Channel™)技術在性能和功耗方面優勢的測試結果。該結果來自于采用SuVolta PowerShrink™低功耗CMOS平臺設計、并由富士通半導體有限公司的65納米低功耗工藝制造的模擬及數字電路。SuVolta與富士通半導體在12月10日舊金山開幕的IEDM會議上發表的文章中將公布這項成果。
富士通半導體有限公司的高級執行副總裁HaruyoshiYagi博士指出：“IEDM文章的結果證實，富士通半導體基于DDC的工藝提供了65納米或55納米工藝所能達到的性能與功耗的最佳組合。DDC技術與富士通半導體低功耗工藝的集成實現我們的全部預期。基于DDC的技術將于2013上半年在55納米工藝實現商品化。”
兩家公司對分別采用富士通半導體的標準工藝和DDC技術制造的相同電路進行了比較。除了其他優勢，DDC技術將1.2V工作電壓、相同功耗下的數字電路性能提高了大約30%。如果將工作電壓降到0.9V，同等性能下DDC技術則可將功耗降低47%。DDC在功耗和性能上的提高得益于全域以及局部閾值電壓波動減小、基體效應提高以及有效電流(IEFF)提高等器件參數方面的優勢。
富士通半導體是SuVolta DDC技術的首家授權用戶。自從2011年6月宣布合作以來，兩家公司在65納米和55納米節點上共同開發DDC技術，并于2011年的IEDM會議上介紹了通過DDC技術與富士通半導體的低功耗工藝集成而實現的SRAM模塊在0.425V低工作電壓下的低功耗運行。在今年的IEDM會議上，SuVolta展示的電路結果顯示，DDC技術可帶來更高速或更低功耗的運行（取決于設計需求）。具體優勢包括：
· 相同工作頻率下環型振蕩器的動態功耗降低近50%，相同功耗下性能則可以提高約30%
· 全域閾值電壓(VT)波動減小一個標準偏差
· 低電源電壓(VDD)下有效電流(IEFF)最高可增大80%
· 適當偏壓可緊縮邊角設計
· 跨導運算放大器(OTA)電路增益即便在低工作電壓下也有12dB的提升
· 全域以及局部鏡像電源匹配都得到了提高
SuVolta公司總裁兼首席執行官Bruce McWilliams博士表示：“采用基于DDC技術的富士通半導體55納米工藝制造的產品將很快面世，我們對此感到非常高興。通過顯著提升性能和高達50%的功耗降低，SuVolta公司正為業界提供一項靈活而低成本的器件技術選擇，從而延續CMOS技術的優勢。”
2012年國際電子器件會議（IEDM）將于12月10日至12日在加利福尼亞州舊金山市的聯合廣場希爾頓酒店召開。SuVolta與富士通半導體合作的“一種增強數字與模擬電路功耗/性能的高集成65nm系統級芯片工藝(A Highly Integrated 65nm SoC Process with Enhanced Power/Performance of Digital and Analog Circuits)”一文將于12月11日（星期二）在會期14.4時段進行演講。更多信息，請訪問：http://www.his.com/~iedm/.
關于SuVolta公司
SuVolta公司致力于開發和授權能夠有效降低IC功耗并同時保持其運行性能的可微縮半導體技術。SuVolta公司總部位于硅谷，并擁有一批世界一流的工程師和科學家，在技術研發和創新方面具有悠久的歷史，并推動半導體行業的發展。SuVolta公司獲得了包括Kleiner Perkins Caufield& Byers (KPCB)，August Capital, NEA, Bright Capital, Northgate Capital以及DAG Ventures等主導風險投資公司的支持。欲了解更多信息，請訪問www.suvolta.com。