圖1中的電路是一個邊沿觸發的單穩電路， 它基于以前一個邊沿觸發的拋物線脈沖發生器設計(參考文獻1)。本電路對早期的發生器做了一個簡單但大幅的改動，即將由級聯積分器第一級的S2與IC3(見原設計)組成的輸入端與基準電壓源VREF斷開，而將其連接到圖1中的輸入電壓端子。

圖1，時鐘輸入端由低至高的轉換觸發了單穩態。在互補的Q與Q輸出處產生的脈沖寬度是0V~3V模擬輸入電壓的數學意義非線性函數。

本電路輸出Q上的輸出脈沖寬度為：

模擬電壓方根成反比的脈沖" src="http://files.chinaaet.com/images/2012/08/09/2408f510-f278-4368-aa50-624ae93f326b.jpg" />

雖然經此修改就能實現單穩功能，但圖1中的IC 1、IC2和IC3邏輯電路還增加了其它功能。增加的邏輯可確保發生器忽略那些在單穩態繁忙狀態內到來的觸發器脈沖。

這樣， 發生器的積分器電容可以放電到接近0V，誤差不大于0.4%，即使是在超過1/[TQ(VIN)]值的相對高的觸發器頻率。因此，某個輸入電壓的輸出脈沖寬度是恒定的，哪怕觸發周期非常接近或小于輸出脈沖寬度。

IC1和IC2組成的子電路產生一個RST(復位)信號，其尾沿決定了一個單穩運行周期的結束。在Q輸出從低到高轉換以及RST信號從高到低轉換期間，本電路中的RST信號禁止單穩態的重新觸發。為此，觸發器信號的時鐘與RST信號在IC3中相OR(圖2)。

圖2，所生成RST邏輯信號的高電平防止在時鐘輸入端的任何低-高轉換去觸發單穩態，除非發生器的積分器以一種已確定的方式復位。

于是，在RST脈沖尾沿后， 下一個有效觸發被使能。大約在二次拋物線電壓VOQ達到其峰值電壓VPEA K的一半時，RST脈沖的前沿出現。在VOQ跌至VPEAK / 2 以下時，RST脈沖的尾沿被延遲。IC1A輸入端RS/CD/RD網絡的輔助時間常數(RD+RS)CD定義了這個延遲。實驗評測表明，輸出脈沖寬度的相對誤差為：

然后誤差幅度上升，在輸入電壓為99.925mv時達到最大δTQ=-2.337×10-3。通過進一步降低輸入電壓，負誤差的幅度下降， 在輸入電壓為9 . 9 1 5 m V 時為δ T Q= -1.113×10-3。在輸入電壓為3.08mV時，相對誤差為正值，δTQ≈2.9×10-3。進一步降低輸入電壓，會使正誤差快速上升，在輸入電壓為1.065mV時達到3%。但注意，輸入電壓跨度幾乎是3000:1。觸發頻率為2Hz或200Hz。

在觸發器頻率為2kHz、200kHz和2MHz時，得到的脈沖寬度幾乎相同。由于觸發器頻率變化而造成的脈沖寬度變化可與δTQ值相當甚至更低。對一個滿量程輸入，在輸入電壓等于基準電壓時，測得的脈沖寬度為445.44μs。

用VOQ輸出， 還可以將此電路用作一個精密的二次拋物線時基發生器；輸入電壓控制著發生器的速度。