截短Reed-Solomon码译码器的FPGA实现
摘要： 提出了一种改进的BM算法，并在此基础上提出了一种大量采用并行结构的截短RS码译码器的实现方式。验证表明，该算法能显著提高基于FPGA的RS译码器的速度并简化其电路结构。
摘 要： 提出了一種改進的BM算法，并在此基礎上提出了一種大量采用并行結構的截短RS碼譯碼器的實現方式。驗證表明，該算法能顯著提高基于FPGA的RS譯碼器的速度并簡化其電路結構。
關鍵詞： RS譯碼器；關鍵方程；BM算法；FPGA；并行結構
截短Reed-Solomon碼譯碼器的FPGA實現.pdf
