文獻標識碼： B
文章編號： 0258-7998(2011)11-0097-02
CPLD是由GAL（通用陣列邏輯）發展而來，它通常由大量可編程邏輯宏單元圍繞一個位于中心的、延時固定的可編程互連矩陣組成。其中可編程邏輯宏單元結構復雜，具有復雜的I/O 單元互連結構，可根據用戶需要生成特定的電路結構，完成特定功能。由于CPLD 內部采用固定長度的金屬線進行各邏輯塊的互連，因此從輸入到輸出的布線延時容易計算得到。可預測延時的特點使CPLD 便于實現對時序要求嚴格的電路設計。
Altera的MAX II系列CPLD是高密度、高性能的CPLD，采用了Altera的第二代MAX架構,采用浮柵EEPROM設計。結構中包括邏輯陣列模塊(LAB)組成的陣列、可編程互連陣列口(PLA)和可編程I/O模塊陣列。每個LAB包括36個輸入端、16個輸出端和16個宏單元，每個宏單元包括處理組合和時序運算的組合邏輯和觸發器。設計采用MAX II系列的EPM240T100 器件，該器件支持1.8 V、2.5 V、3.3 V、5 V CMOS TTL等多種電壓，工作頻率可達151．5 MHz，符合IEEE 1149.1 標準支持JTAG 在線編程，具有較好的保密性能。開發環境使用Altera的MAX+Plus。支持多種設計輸入，除原理圖外還可以通過VHDL Veriiog HDL和Altera Hardware Description Language (AHDL)。Verilog HDL語言是一種硬件描述語言，能形式化地抽象描述電路的結構和行為，支持邏輯設計中層次與領域的描述，具有電路仿真與驗證機制以保證設計的正確性，用于算法級、門級和開關級的建模。CPLD(復雜可編程邏輯器件) 因其屬于大規模在系統可編程專用集成電路而且具有高密度、高速度、高可靠性等特點。因此CPLD 應用于高速數據采集系統可大大提高系統設計的靈活性,提高系統的可擴展性。由此選擇了EPM240T100 器件設計了基于CPLD 的本安型高速多通道數據采集系統。
1 系統結構原理框圖和主體設計思想
本系統主要處理礦區本安型模擬輸入信號、數字量開入開出信號。這里的本安型信號主要是一些電流型開關量信號和電流型頻率型模擬量信號，其中電流型開關量信號：0～0.2 mA 對應“斷”，0.8 mA～2 mA 對應“關”， 4 mA～6 mA 對應“開”,有別于普通的開關量信號；普通型開關量只有開關兩種狀態而本安型開關量信號有三種三態識別，即除了能檢測信號的“有效/無效”外，還應該能判別故障和斷線狀態要求。本系統的總體圖如圖1所示。
由圖1可以看出本系統主要由CPLD和信號預處理電路組成，整體結構非常簡潔明了。圖中本安型模擬輸入信號、數字量開入開出信號需經信號調理電路進行處理后變成TTL電平信號再供CPLD進行處理。預處理電路主要完成電流電壓轉換及信號隔離。主要的開入、開出、模擬量處理全部由CPLD完成，同時CPLD還將完成與上位機用PC104ISA接口進行信息交換任務。CPLD 將開入信號及模擬信號采集進來并存儲,將上位機送來的開出信號寫到開出電路上去。如此循環,完成模擬信號，開入開出高速信號處理。
2 系統硬件原理設計及主要芯片介紹
本采集系統前端模擬量及開關輸入量預處理電路部分原理圖如圖2所示。
它由電流取樣電阻R5、電流分析電路U6、隔離電路O5組成,其中U6A的正輸入端接電流信號的“+”端、U6A的負輸入端接參考電壓構成電流窗口比較器進行信號采集，U6B完成本安信號的故障判別和斷線狀態判別。O5光耦起到信號隔離增強抗干擾能力，光耦輸出信號供CPLD進行采集處理。開關輸出量預處理電路部分原理圖如圖3所示。
CPLD處理部分電路主要由系統時鐘振蕩電路、CPLD電路、電源去耦電路等組成。由于采用了EPM240T100 復雜可編程邏輯器件使得系統設計簡單明了，同時由于EPM240T100又具有在線可編程特性，使得系統在升級或增加新功能時應用非常方便。
3 CPLD程序設計
CPLD程序設計包括采集處理模塊和PC104接口模塊兩部分。這里主要介紹采集處理模塊程序。
3.1 CPLD 內部固件設計
數據采集系統的CPLD 內部固件設計采用Altera公司的Quartus II 8.0軟件為開發工具,使用Verilog HDL語言設計固件程序,設計主要包括:頻率采集模塊處理程序、開入量處理程序、開出量處理程序、PC104接口處理程序。
3.1.1 頻率采集模塊處理程序
頻率采集信號經預處理電路進行分析比較隔離處理后,有效脈沖信號送到CPLD頻率采集模塊,頻率采集模塊對脈沖信號進行邊沿判別和脈沖計數并將計數內容保存到頻率計數保存寄存器中，等待上位機讀取。頻率采集模塊仿真圖如圖4所示。
3.1.2 開入量處理模塊
開入量信號經預處理電路進行分析比較隔離處理后,直接被CPLD采樣將開入信息狀態及有效/無效判斷為一并存儲到開入量保存寄存器中，等待上位機讀取。
開入量信號模塊仿真圖如圖5所示。
3.2 開出量處理程序
開出量信號處理模塊接受從上位機下發的開出量信息并將其輸出到開出調理電路產生所需的本安型開出信號。
開出量模塊仿真圖如圖6所示。
該本安型礦用數據采集系統已經應用到煤礦礦用通信分站系統中,成功地完成了對頻率信息、開入量信號、開出量信號的采集處理。通過采用CPLD 技術極大地提高了系統的可靠性、靈活性。
參考文獻
[1] 何立民. 單片機應用技術選編(3)[M].北京:北京航空航天大學出版社,1996.
[2] 劉明業，蔣敬旗，刁嵐松,等. 硬件描述語言Verilog （第四版）[M].北京：清華大學出版社,2001.
[3] 常曉明. Verilog-HDL實踐與應用系統設計[M].北京:北京航空航天大學出版社,2003.