電路功能與優勢
本電路利用ADF4002頻率合成器產生極低抖動編碼（采樣）時鐘，以控制模數轉換器AD9215的采樣。編碼時鐘上的抖動會降低總信噪比(SNR)，二者的關系如下式所示：
其中f為滿量程模擬輸入頻率，tj為均方根抖動。公式1中的“SNR”是僅由時鐘抖動決定的SNR，與ADC的分辨率無關。
電路描述
ADF4002由低噪聲數字鑒頻鑒相器(PFD)、精密電荷泵、可編程參考分頻器和可編程N分頻器組成。14位參考計數器（R計數器）允許PFD輸入端的REFIN頻率為可選值。如果頻率合成器與一個外部環路濾波器和電壓控制振蕩器(VCO)一起使用，則可以實現完整的鎖相環(PLL)。
圖1顯示ADF4002與VCXO共同為高速模數轉換器提供編碼時鐘。本應用中的轉換器為一款10位轉換器AD9215-80，它可接受最高80 MHz的編碼時鐘。為實現穩定的低抖動時鐘，采用77.76 MHz窄帶VCXO。本例假設參考時鐘為19.44 MHz，為了將ADF4002的相位噪聲貢獻降至最低，采用最小的倍增系數4。因此，R分頻器編程設置為1，N分頻器編程設置為4。ADF4002的電荷泵輸出（引腳2）驅動環路濾波器，環路濾波器的帶寬經過優化，以提供最佳的均方根抖動，它是決定ADC信噪比的關鍵因素。如果帶寬過窄，在相對于載波頻率的頻偏較小處，VCXO噪聲占主導地位。如果帶寬過寬，ADF4002噪聲將在VCXO噪聲低于ADF4002噪聲情況下的頻偏處占主導地位。因此，環路濾波器的最佳帶寬對應VCXO噪聲與ADF4002帶內噪聲的交點。
圖1. ADF4002用作高速ADC的編碼（采樣）時鐘
可以使用ADIsimPLL™設計工具（3.0版）來設計環路濾波器，該工具可從analog.com/pll免費下載。測量所得的均方根抖動小于1.2 ps，假設輸入信號為20 MHz，利用上述公式1可得出SNR理論值（僅由抖動決定）為76.4 dB。該值比ADC的額定SNR (59 dB)高出17.4 dB，導致總SNR僅降低0.1 dB。如果均方根抖動提高至6 ps，則20 MHz時由抖動決定的相應SNR為62.4 dB，導致總SNR為57.4 dB。
為進行精確測量，需要低噪聲、低失真模擬輸入源。利用優質信號發生器及后置調諧至目標頻率的帶通濾波器即可實現。雖然圖1所示采用500 kHz信號源，但是應能夠測試更高頻率的信號源。每種附加頻率均需要一個獨立的帶通濾波器。
圖1所示設置使用ADF4002、AD9215和HSC-ADC-EVALB-DCZ，用戶可以快速有效地確定轉換器和編碼時鐘是否合適。SPI接口用來控制ADF4002，USB接口幫助控制AD9215-80的操作。控制器板將FFT信息送回PC，如果PC使用ADI公司的ADC Analyzer™軟件，則會提供來自ADC的所有轉換結果。為了達到所需的性能，整個系統必須使用出色的布局、接地和去耦技術。
常見變化
基于PLL的時鐘產生電路，如圖1所示，經常用于從高噪聲系統時鐘產生干凈的低抖動時鐘。ADI公司提供許多不同的頻率合成和時鐘產生產品，均適合類似的應用。欲了解更多信息，請參考analog.com/clock-timing。
進一步閱讀
ADIsimPLL Phase-Locked Loop Circuit Design Software.
HSC-ADC-EVALB-DCZ High Speed ADC Data Capture Kit.
Kester, Walt. 2005. The Data Conversion Handbook. Analog Devices. Chapters 6 and 7.
Kester, Walt. 2006. High Speed System Applications. Analog Devices. Chapter 2, “Optimizing Data Converter Interfaces,”
Kester, Walt. 2006. High Speed System Applications. Analog Devices. Chapter 3, “DACs, DDSs, PLLs, and Clock Distribution.”
MT-101 Tutorial, Decoupling Techniques. Analog Devices.
MT-031 Tutorial, Grounding Data Converters and Solving the Mystery of AGND and DGND. Analog Devices.
數據手冊和評估板
AD9215 Data Sheet.
ADF4002 Data Sheet.
HSC-ADC-EVALB-DCZ Evaluation Board.
修訂歷史
5/09—Rev. 0 to Rev. A
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